摘要：本文将普通的双极型IC工艺用干磁敏器件的制作中,成功地研制了一种新型三维磁敏晶体管,并在理论和实验上分析讨论了其灵敏度、线性度和失调等问题.用该方法制作的器件对B;分量的灵敏度S;较国外文献报道的高一个数量级.

摘要：针对2.4 GHz 802.11 b/g无线局域网(WLAN)的应用,该文设计了一种单片全集成的射频功率放大器(PA)。由于在自适应偏置电路中采用异质结晶体管(HBT)和电容构成的简单结构提高PA的线性度,因此不增加PA的直流功耗、插损和芯片面积。在基极偏置的DC通路中采用电阻负反馈实现温度稳定功能,有效避免热崩溃的同时不引起射频损耗。采用了GRACE 0.18μm SiGe BiCMOS工艺流片,芯片面积为1.56 mm2,实现了包括所有偏置电路和匹配电路的片上全集成。测试结果表明,在2.4-2.5 GHz工作频段,PA的小信号增益S 21达23 dB,输入回波损耗S 11小于-15 dB。PA的1 dB输出压缩点的线性输出功率为19.6 dBm,功率附加效率为20%,功率增益为22 dB。

摘要：采用微电子工艺在高电阻率硅片上设计和制备了一种新颖紧凑共平面波导馈电天线,并对其进行了仿真和测试,模拟和测试结果比较吻合,经过实验测试得到天线为水平和垂直双向辐射,天线的增益约为2.5dB,谐振频率约为3GHz,此天线有利于天线集成和与CMOS工艺等的兼容,并且对于无人驾驶飞机、卫星等飞行器的雷达和通讯等天线系统的设计具有参考价值。

摘要：设计了一款应用在433MHz ASK接收机中的射频前端电路。在考虑了封装以及ESD保护电路的寄生效应的同时,从噪声、匹配、增益和线性度等方面详细讨论了低噪声放大器和下混频器的电路设计。采用0.18μm CMOS工艺,在1.8V的电源电压下射频前端电路消耗电流10.09 mA。主要的测试结果如下:低噪声放大器的噪声系数、增益、输入P1dB压缩点分别为1.35 dB、17.43 dB、-8.90dBm;下混频器的噪声系数、电压增益、输入P1dB压缩点分别为7.57dB、10.35dB、-4.83dBm。

摘要：基于2DMesh结构的片上网络在设计之初就要考虑模块映射问题,以满足通信功耗的约束。提出一种基于遗传蚁群映射算法的方法解决片上网络设计中通信功耗最小化问题。该算法针对标准蚁群算法易于出现早熟停滞等缺陷,引入轮盘赌选择机制及染色体杂交等手段,使映射功耗函数快速收敛,达到良好的全局寻优效果。

摘要：分析了802.11a无线局域网(WLAN)OFDM基带接收系统中频率同步和信道估计算法的运算特点。针对实际算法的特点,设计了一个面向应用的专用DSP处理器(ASP),利用ASP可以以软件方式实现802.11a前导序列的接收。经实际流片验证表明,该设计可以实现11a前导序列接收的各种基带处理运算,具有高度的灵活性和较小的芯片面积。

摘要：采用0.18μm CMOS工艺设计并制作了一款应用于便携式UHFRFID阅读器的射频发射前端电路。所设计的有源I/Q上混频器通过开关控制Q支路的信号输入,实现了EPC Global Class-1Gen-2协议中所要求3种调制方式;驱动放大器通过实现增益7级数字可调有效地预放大混频器的输出信号。在1.8V的电源电压下,测得阅读器前端电路的主要性能参数如下:上混频器的输入端P1dB,达到-14.9dBVrms,转换增益和噪声系数分别为3.18dB和13.20dB;驱动放大器的输出端P1dB在50Ω阻抗上达到3.5dBm,转换增益可调范围和噪声系数变化范围,分别为7.90～16.30dB和3.10～5.00dB。

摘要：无源滤波器具有功耗小、面积小,噪声小的特点,优于传统的有源滤波器,而研制高品质因子的电感和电容是研制片上无源滤波器的一个难点。文中讨论了影响电感Q值提高的因素,并将结构参数优化应用于无源滤波器的设计中。根据网络综合法设计出了一个三阶,-3dB截止频率为900MHz的低通无源滤波器,其器件参数C1,L1,C2分别为5.434pF13.252nH和5.434pF,采用ADS软件对该滤波器进行了版图参数优化设计,依据优化设计结果制备了试验样品,经测试获得了较好的工作特性。

摘要：介绍了超高频接收系统射频前端电路的芯片设计。从噪声匹配、线性度、阻抗匹配以及增益等方面详细讨论了集成低噪声放大器和下变频混频器的设计。电路采用硅基0.8μm B iCM O S工艺实现,经过测试,射频前端的增益约为18 dB,双边带噪声系数2.5 dB,IIP 3为+5 dBm,5 V工作电压下的消耗电流仅为3.4 mA。

摘要：本文研究了采用AISC来实现高速实时基2FFT处理器的设计方案。在实现中采用了单基2定点内核,设计了防溢出控制结构,在不增加系统延时的基础上,提高了运算精度。设计了对称乒乓RAM结构,在保证蝶形运算核的占用率的条件下,提高了该FFT处理器的连续运算能力。将RAM集成在FFT处理器内部,提高了使用的灵活性。本文所设计的FFT具有可配置特性,可根据需要计算2的幂次方的FFT。256点的FFT运算只需1072个时钟周期,在VertexII-xc2v1000上综合实现,频率可达112.007MHz,完成整个256点的FFT运算仅需9.57μs。