摘要：高速串行收发机是中央处理器、网卡和交换机等高性能芯片的关键部件.判决反馈均衡器(decision feedback equalization,DFE)是高速串行收发机的主要判决电路.针对传统DFE在高码间干扰(intersymbol interference,ISI)信道下的高误码率制约串行收发机速率提升的问题,提出一种面向4电平调制(4 pulse amplitude modulation,PAM4)串行收发机的自适应、低复杂度的减状态序列检测器(adaptive reduced-state sequence detector,ARSSD).ARSSD基于最大似然序列检测结构降低检测误码率;结合Viterbi算法和分区算法降低运算复杂度;采用基于迫零算法的ISI参数获取方式实现检测器参数的自适应更新.所提结构最终完成了行为仿真、电路设计以及系统验证.基于模拟前端芯片和现场可编程门阵列电路的实验结果表明,与传统DFE相比,当12~64 Gbps PAM4信号经过−8~−18 dB@16 GHz衰减信道时,32×4路并行ARSSD检测误码率降低2个数量级,与行为仿真结果一致.

摘要：高速串行接口是高性能计算机和数据中心芯片之间互连的核心关键IP。随着业界单通道速率由56 Gbps向112 Gbps发展,高速串行接口的误码率急剧增加,严重影响互连性能和系统稳定性。针对112 Gbps PAM4接收机误码率高的难题,首次采取一种协同自适应均衡器构架,提出了面向3种均衡器的自适应协同均衡算法,能在高插入损耗条件下取得较低误码率;提出了基于判决反馈均衡器的盲自适应均衡算法,能缩短链路训练时间,减少硬件开销。采用12 nm CMOS工艺完成了基于协同自适应均衡器的接收机设计。仿真结果表明,针对经过36.5 dB信道的去加重112 Gbps PAM4信号,采取协同自适应均衡器的接收机误码率小于1e^(-12),收敛周期约400 ns,功耗增幅仅约2.3%。

摘要：建立一种高效的片上网络(NoC)性能分析方法对NoC早期的系统设计分析具有重要的指导意义.首先从NoC路由器工作原理出发,对报文传输中的各种阻塞现象进行分析,建立了基于M/G/1/N排队系统的路由器模型;然后提出NoC网络性能分析算法,并且给出了传输延迟、饱和吞吐率等参数的解析表达式.与时钟精度仿真结果比较表明,该方法分析误差约为6.9%,但分析效率提高了约200倍.该方法适用于指导程序NoC拓扑映射,在获取最优映射方案同时,可有效地挖掘网络通信瓶颈.

摘要：随着高性能计算、大数据处理、云计算和人工智能计算呈融合发展趋势,高性能计算网络和数据中心网络的融合网络成为互连网络发展的重要趋势。分析当前融合网络研究现状;针对当前最具代表性的融合网络进行详细阐述,全面展示该领域的最新技术和动态;提出融合网络面临的技术挑战;基于技术挑战对融合网络的发展趋势进行展望,包括融合网络协议栈设计中融合与分化并存、基于在网计算实现融合网络性能加速、面向新兴应用需求优化融合网络性能。

摘要：基于资源预留策略提出一种多级光互连仲裁机制,通过将网络分级实现快速、高效的仲裁。多优先级数据缓存队列的传输节点设计,提供了不同类型流量的差异化传输;通过预约式两级仲裁机制,实现网络的完全公平与100%的高吞吐率。设计并对快速仲裁通道进行了合理布局,极大地缩短了仲裁延迟。仿真结果表明:采用基于资源预留的分级仲裁策略,在多种流量模式下所有节点均获得公平的服务。与Feather Weight相比,分级仲裁策略吞吐率提高17%;与2-pass相比,仲裁延迟减少15%,同时,功耗减少5%。

摘要：针对传输触发结构提出了一种高效的指令压缩技术.改进模板压缩,消除了空传输指令与空长立即数.基于传输局部性特征,提出垂直字典压缩,提高了指令压缩效果.最后,设计单周期解压部件,以较小硬件代价实现了低耦合实时解压.实验结果表明,该技术达到了37.2%的压缩比,并且使计算内核及指令存储器的面积与功耗分别下降了约29%与23%,执行开销仅增加了约4%.

摘要：闪存(Flashmemory)作为存储介质已经过了多次技术变革,固态硬盘代替传统硬盘已成为了趋势.提出了一种新型固态盘设计体系结构:Meteoric结构,其并行性策略利用挖掘开关级、总线级、芯片级3个层次的并行性来充分提高访问闪存的并行性.针对并行闪存系统的时钟精度仿真结果表明:通过对照实验验证了并行性对于整体性能具有较大的提升.

摘要：虚拟通道技术改善了片上网络性能,却带来了巨大的面积与功耗开销.通过分析静态虚拟通道的不足,提出了基于拥塞缓解策略的动态虚拟通道结构.它采用链表方式组织缓冲,可以自动调整通道结构来适应各种流量负载:在较低流量下,该结构扩展通道队列深度,减小了报文传输延迟;在较高流量下,它增加虚拟通道数量,消除队列头阻塞与通道不足阻塞,并缓解拥塞现象发生,减少流反馈次数,提高了网络吞吐率.在90nm CMOS工艺下完成了DVC路由器的VLSI设计,与传统路由器相比,不仅改善了报文传输延迟与吞吐率,而且有效降低了面积与功耗开销.

摘要：针对自主研制的PCIe SSD设备,设计实现了分层驱动程序。为减少传统设计中的设备驱动层次,降低协议开销,对高速并发的请求实现乱序处理以提高带宽,采用了2层驱动结构:上层驱动将设备注册为系统中的磁盘类设备,向应用层提供接口,并捕捉文件系统的请求转发给下层;下层驱动中采用了请求队列、中断聚合、请求TAG寄存器技术以处理并发乱序请求。通过2层驱动的配合,可正确将PCIe SSD挂载为系统中磁盘,有效提高系统并行度,降低输入输出请求产生的中断次数,提高了设备吞吐量。

摘要：开发BGP的线程级并行可以满足不断膨胀的互联网应用对协议性能的迫切需求。本文提出了一种面向多核处理器的多实例并行BGP协议模型,它以邻居会话划分为基础,借助数据并行思想实现了不同邻居会话在多个线程上的并行处理。首先,通过分析BGP协议特点,我们给出了该模型的总体框架设计,然后在Quagga BGP的基础上完成了具体实现。在Intel Xeon四核服务器上的性能测试结果显示,多实例并行BGP协议较BGP协议的性能加速均值在2.73左右,并且能够有效利用多核处理器计算资源,为改善协议处理能力提供了更大的提升空间。