摘要：三维集成电路(three dimensional integrated circuit,3DIC)和片上网络(network on chip,NoC)是集成电路设计发展的两个趋势.将两者结合的三维片上网络(three dimensional networks on chip,3DNoC)是当前研究的热点之一.针对现有3DNoC的研究没有充分关注硅片内与硅片间的异构通信特征.提出了面向通信特征的硅片间单跳步(single hop inter dies,SHID)体系结构,该结构采用异构拓扑结构和硅片间扩展路由器(express inter dies router,EIDR).通过实验数据的分析表明,与3DMesh和NoC-Bus这两种已有的3DNoC结构相比,SHID结构有以下特点:1)延迟较低,4层堆叠时比3D-Mesh低15.1%,比NoC-Bus低11.5%;2)功耗与NoC-Bus相当,比3D-Mesh低10%左右;3)吞吐率随堆叠层数增加下降缓慢,16层堆叠时吞吐率比3D-Mesh高66.98%,比NoC-Bus高314.49%.SHID体系结构同时具备性能和可扩展性的优势,是未来3DNoC体系结构良好设计选择.

摘要：利用三维集成电路中硅通孔具有延迟短、功耗低的特性,针对10层以上硅片堆叠的三维片上网络,设计了一种新的拓扑结构3DE-Mesh,并通过实验数据的分析,验证了3DE-Mesh的性能和可扩展性.结果表明,3DE-Mesh的性能和可扩展性均满足10层以上硅片堆叠的三维集成电路的要求.

摘要：由于具有更为显著的量子隧穿效应,碳纳米管场效应管具有较硅基MOS管不同的尺寸缩小特性,同时,由于工作机理的不同,类MOS碳纳米管场效应管(C-CNFETs:Conventional MOS-like Carbon Nanotube Field Effect Transistors)的尺寸缩小特性与隧穿碳纳米管场效应管(T-CNFETs)也不尽相同。器件尺寸缩小特性研究是研究其应用前景的重要方式,而之前对碳纳米管场效应管尺寸缩小特性的研究并没考虑带间隧穿对碳纳米管场效应管尺寸缩小特性的影响。采用非平衡格林函数方法,对比研究了带间隧穿对C-CNFETs与T-CNFETs尺寸缩小特性的影响。研究结果表明两者存在较大差异、甚至截然相反的尺寸缩小特性。有利于为碳纳米管场效应管器件设计提供重要指导,以获取面积、速度、功耗之间的合理折中。

摘要：应用程序运行时典型行为特征分析的一种重要方法是SimPoint,但是为SimPoint生成基本块向量剖析(basic block vector profile,BBV profile)文件非常耗时.首先提出了一个利用动态二进制翻译技术生成BBVprofile的通用框架DBT-BBV,然后详细分析了几种降低开销的优化技术,最后基于DBT-BBV和提出的优化技术设计实现了一个高效的BBVProfile收集工具QPoint.利用SPEC2006测试程序集评估了所提出的优化技术和QPoint的性能和开销.与现有工具相比,QPoint有两个优势:①QPoint的性能高于现有工具,在普通PC机上最高速度为292MIPS,平均速度为109MIPS,BBV Profile收集的平均开销小于4%,在同类工具中最低;②QPoint支持众多体系结构平台,包括x86/x86_64,ARM,POWER,SPARC,MIPS等,并且可跨指令集收集BBVProfile.结果显示,动态二进制翻译技术在应用程序行为特征分析加速方面具有非常好的效果.

摘要：提出并实现了一种基于Verilog模拟器与C模拟器协同模拟的微处理器验证平台Bug Finder.该平台通过System Verilog DPI(Direct Programming Interface)和操作系统共享内存机制,将待验证微处理器的RTL模型与GEM5模拟器相连,并自动比较每条指令的运行结果,可以发现深层次的设计错误并快速定位.在实际验证中的应用结果显示,Bug Finder平台可以快速定位到大量RTL设计和验证环境中的错误,有效缩短了处理器的验证周期.

摘要：随着集成电路工艺的等比例缩小,互连线延迟相对门延迟增加,导致报文在片上网络路由器之间的传输需要多个时钟周期。但是,在基于信用点流控策略中,物理链路中的寄存器在发生拥塞时不能够缓冲报文。因此,本文提出了一种自适应的通道双缓冲结构,能够在发生拥塞时缓冲报文。通过门级电路的设计和分析,根据逻辑努力方法建立了CDB的延迟模型。延迟模型的准确性利用Synopsys时序分析工具Prime Time在TSMC的65nm工艺库下被验证,两者相差不超过一个τ4。结果表明,在32nm工艺下,1mm长的半全局互连线通道双缓冲(CDB)和简单流水线(SPLS)所需要的级数相同。

摘要：设计了一种高性能SD/TF卡控制器IP核。该IP核采用AMBA总线作为主控制器的接口,基于SD2.0技术规范。采用Synopsys公司的design compiler工具,基于SMIC0.35微米工艺库,完成了ASIC平台的综合。DC综合结果表明,本文所提出的SD/TF卡控制器可工作在57MHz,面积仅为3.5万门。