摘要：以保定市重点建筑物为对象,利用功能强大的设计软件PKPM进行分析计算。首先对照各幢建筑物的图纸进行必要的简化,将其结构形式输入微机中,在PMCAD界面下建模,之后由软件计算出地震作用下的地震剪力参数;然后从结构图上统计出柱尺寸、配筋等详细信息,得出抗震能力信息,二者比较得出震害情况。

摘要：文中设计了一款符合SATA3协议、具有Sigma Delta调制特性的扩频时钟发生器。该电路基于小数分频锁相环,由相位比较器、电荷泵、环路滤波器、压控振荡器、分频器、三角波发生器和扩频调制器组成。通过三角波发生器产生固定频率的三角波,经过Sigma Delta调制器对三角波进行处理,实现对锁相环环路分频比的调制,进而使电路的环路特性满足SATA3协议的要求。该扩频时钟发生器的输入时钟为100 MHz,时钟输出以31.25 k Hz的调制频率由6 GHz向下扩频5 000 ppm,得到的功率相比于未使用向下扩频时减小了21.58 d B。文中所设计的电路采用65 nm CMOS工艺,所用的电源电压为1.2 V,功耗大小约为43 m W。该结构受到工艺参数变化的影响较小,电路结构相对简单,性能稳定,便于集成。

摘要：为提高运放性能和增大输入输出信号动态范围,往往采用轨对轨输入输出结构的运放。介绍了一款基于0.35um CMOS工艺设计的恒定跨导轨对轨输入/输出运算放大器,不同于传统的输入结构,该电路采用了一种改进的输入结构和CLASS AB输出结构,两级的折叠共源共栅运放,其输入和输出均能工作在轨对轨的范围内。仿真结果表明该电路在整个共模电平范围内直流增益大于90dB,输出摆幅可达到100mV^vdd-100mV,功耗仅为300uW。电路结构简单紧凑,实现了在整个共模电平范围内的高增益,可广泛应用于精密放大领域。

摘要：运用有限元分析法,采用合理的模型简方法化建立某工程车车架CAE模型,运用有限元软件HyperMesh对不同横梁布置位置的车架进行弯曲和扭转两种工况的应力分析,为车架结构设计提供理论依据。

摘要：本文简单叙述了立式充填自动包装机的国内外发展状况,着重介绍了一种新型立式充填自动包装机的系统特点、技术参数、主要机构和工作原理,提出了一些新的设计思路,具有一定的参考和实用价值。

摘要：针对办公建筑构成专业繁多复杂、运维管理建设受智能化系统设计与施工信息传递制约的特点,为解决传统运维管理建设时出现的信息传递断层、信息失真等难题,从施工总承包方的角度提出一种基于BIM的数字化交付技术,并介绍该数字化交付技术的总体架构与关键技术。以某办公建筑项目数字化交付为例,验证该技术的可行性与实用性,为基于BIM构建数字孪生建筑的类似项目需求提供思路和方法。

摘要：大学生就业与创业见习基地在保障大学生就业、提升大学生就业能力方面一直发挥着重要作用,但是也存在就业见习信息不对称等诸多问题,本文详细比较了见习基地传统对接模式与网络对接模式的优劣势,并从大学生、教育管理部门以及用人单位三个维度调查了功能需求,提出了网络对接模式的设想以及初步平台设计。

摘要：时钟恢复电路（ CDR）是高速串行通讯中的重要模块,对通讯的稳定性和误码率有直接的影响,易受PVT影响。PCIE,RapidIO等高速串行通讯协议中又对CDR的性能指标分别有数据抖动特性及抖动容限的容忍范围等严格定义。由于单一协议和速率设计的CDR电路在电路应用、验证测试和集成的复杂度较大,多协议兼容是技术趋势。文中设计实现了一种多协议兼容的双环时钟恢复电路,采用集成自适应带宽的锁相环结构PI插相器,配合数字控制、相位插值的方式实现。经流片验证,在1~3.125 Gbps速率范围内抖动容限和频率偏移等指标均满足协议标准值要求,误码率小于1E-12,满足FC（FC-PI-4）、PCIE（1.1）和Rapid IO（1.3）的协议要求,工作温度范围为-55~125益。目前该电路已成功应用于PCIE、FC和RapidIO等多款SerDes中,并集成应用于多款高性能SoC芯片中。

摘要：随着高速通信系统的发展和传输速率的不断提高,锁相环作为提供精确时钟信号的核心电路,不仅需要产生低抖动、低噪声的时钟,而且要求频率覆盖范围广和支持多协议,而恒定带宽的锁相环无法满足多协议对锁相环带宽的要求。为了实现统一架构下多协议对不同频率的带宽要求,文中设计了一种宽温低抖动带宽自适应的锁相环电路,利用比较器模块和电荷泵形成反馈回路灵活地改变电荷泵电流,实现了环路带宽对不同频率在锁定过程中的自适应调整。同时采用改进的占空比校正、压控振荡器和电荷泵电路,降低了锁相环噪声。采用0.13μm CMOS工艺。测试结果表明输出频率为1.0625-3 GHz,数据率覆盖1.0625-5.9 Gbps,RJ〈1.3 ps,温度范围为-55-125℃,满足了FC-PI-4、PCIE1.1和Rapid IO1.3的协议要求,已成功应用于多款高速SerDes芯片中。

摘要：文中提出一种适用于高速电路系统的大范围、高精度占空比调整电路。该电路能够自动调整输入时钟的占空比,使其达到50%左右的理想值。基于对占空比畸变原理的分析,文中提出的占空比调整电路采用模拟负反馈的方法,能够在0.4-4 GHz频率范围内实现20%-80%的大范围占空比调整,调整误差小于0.42%。电路采用65 nm CMOS工艺设计实现,面积仅为30μm×95μm,功耗仅1.42 m W。相较其他类型电路,该电路结构简单、性能优异、功耗低、面积小、易于集成,能够广泛应用于对占空比要求苛刻的电路系统中。