摘要：针对规模与功耗骤增的集成电路发展趋势,设计了一种可以提供宽范围负载电流的无片外电容型低压差线性稳压器(CL-LDO).为了解决宽范围负载电流与无片外电容等需求所带来的稳定性问题与瞬态特性问题,提出了动态零点补偿的方式与瞬态增强电路结构,既保障了整体电路在全负载范围内保持稳定,又实现了较好的瞬态特性.基于0.11μm CMOS工艺,完成电路设计、版图设计与仿真,仿真结果表明,在0~500 mA的负载范围内,整体环路增益可以达到68 dB;最小相位裕度为56°;当负载电流在1~500 mA之间发生跳变时(Δt=500 ns),输出过冲和下冲分别为56 mV和141 mV,建立时间分别为2μs和0.78μs;PSR为-67.2 dB@1 kHz,负载调整率为0.137μV/mA.

摘要：针对目前可穿戴设备上对存储设备性能要求高、体积小、功耗低等问题,在FPGA上实现了一款可拓展的高性能HyperRAM控制器,并引入Cache缓存加速设计,以提高对频繁访问数据的命中率和优化存储器访问模式,实现更高速的数据传输和优化的系统性能。运用UVM验证方法学和FPGA进行验证,结果表明,带有Cache缓存的HyperRAM控制器相较于普通HyperRAM,在读写连续地址时性能提高61%,并具有较好的可靠性与有效性,可为嵌入式系统提供高效、灵活的存储器解决方案。

摘要：为了实现待测阻抗实部与虚部的提取,设计了一款基于0.18μm CMOS工艺的阻抗谱测量电路,其通过频率响应分析法在数字域中进行累乘与累加的操作,从而得到阻抗谱。该阻抗谱测量电路由Δ-Σ调制器和数字抽取滤波器等电路组成。相较于传统阻抗谱检测电路而言,该电路采用无运放Δ-Σ调制器结构,能对电流信号进行直接转换,减少了一个跨阻放大器(TIA)和一个跨导放大器(OTA),极大程度地减小了芯片的功耗和面积。仿真结果表明,在2 MHz的采样时钟下,2 kHz的带宽内,调制器的信噪失真比(SNDR)达到66.5 dB,有效位数(ENOB)达到10.75 bit,当电源电压为1.8 V时,电路功耗低至140μW。电路的阻抗谱输出与电流呈现良好线性关系。

摘要：异构片上系统具有定制化满足应用的特异性需求特点,成为多个领域内的主流解决方案.但用户在异构片上系统上进行开发需要面对多种计算资源带来的程序错误,而不同异构片上系统构建统一的调试器框架也面临巨大的挑战.针对上述问题,本文提出了一种面向异构片上系统的调试器框架,该调试器框架设计了异构处理器调试器框架通用接口,开发者可以通过框架功能接口快速构建异构调试器.该框架功能丰富,通过线程切换实现了对异构多核程序的调试,也实现了异构程序性能分析等功能.该框架生成的调试器与传统硬件调试器相比,加载异构程序速度快,是读内存速率的5.5倍,是写内存速率的16.5倍,调试速度大大提高.

摘要：国防科技大学自主研制的高性能加速器采用中央处理器(CPU)+通用数字信号处理器(GPDSP)的片上异构融合架构,使用超长指令集(VLIW)+单指令多数据流(SIMD)的向量化结构的GPDSP是峰值性能主要支撑的加速核。主流编译器在密集的数据计算指令排布、为指令静态分配硬件执行单元、GPDSP特有的向量指令等方面不能很好地支持高性能加速器。基于低级虚拟器(LLVM)编译框架,在前寄存器分配调度阶段,结合峰值寄存器压力感知方法(PERP)、蚁群优化(ACO)算法与GPDSP结构特点,优化代价模型,设计支持寄存器压力感知的指令调度模块;在后寄存器分配阶段提出支持静态功能单元分配的指令调度策略,通过冲突检测机制保证功能单元分配的正确性,为指令并行执行提供软件基础;在后端封装一系列丰富且规整的向量指令接口,实现对GPDSP向量指令的支持。实验结果表明,所提出的LLVM编译架构优化方法从功能和性能上实现了对GPDSP的良好支撑,GCC testsuite测试整体性能平均加速比为4.539,SPEC CPU 2017浮点测试整体性能平均加速比为4.49,SPEC CPU 2017整型测试整体性能平均加速比为3.24,使用向量接口的向量程序实现了平均97.1%的性能提升率。

摘要：设计了一种由两个MOS电容器和一个读取NMOS管构成的单层多晶硅EEPROM存储单元。该EEPROM单元可采用常规CMOS工艺实现,通过在两个MOS电容器端施加一定电压产生n阱和浮栅间电荷的富勒-诺德海姆隧穿效应,从而实现写入和擦除。该结构可以更为方便地实现对特定位单元进行位粒度的写入和擦除操作。通过常规0.35μm CMOS工艺制作了测试芯片,并搭建测试系统对其进行了测试,对EEPROM单元的写入、擦除、读取以及可靠性等特性进行了详细研究。测试结果表明,存储单元可以在16 V电压下,在小于1 ms时间内被写入,在小于10 ms时间内被擦除;并且在阈值电压窗口保持大于2.5 V的条件下至少循环7000次。

摘要：随着集成电路制造工艺的进步与芯片集成度的提升,对于低功耗芯片的需求越来越大.时钟网络功耗占芯片总功耗的40%以上,优化时钟网络的功耗已成为高性能集成电路设计中最重要的目标之一.本文提出了一种新的寄存器聚类方法来生成时钟树的叶级拓扑结构,通过限制群组的扇出、负载和范围,对寄存器进行合理分组,减少了缓冲器的插入数目和总布线长度,有效降低时钟网络功耗.将该方法整合到传统的时钟树综合(CTS)流程中,在ISCAS89基准电路上测试并分析其有效性.实验结果表明,该寄存器聚类方法在不影响时钟树最大延时的情况下,有效减少了时钟网络20%以上的功率耗散和20%以上的时钟偏移.

摘要：设计了一种能快速升压的片上电荷泵电路。当电荷泵用于为EEPROM存储单元提供擦除及写入操作需要的高压时,其升压速度是重要的设计指标之一。研究发现,使用NPN晶体管代替传统Dickson电荷泵中的NMOS管组成升压链路后,能够提高电荷泵的升压速度和输出电压,且NPN晶体管能够用三阱CMOS工艺制作,不需要更复杂的BiCMOS工艺。基于0.18μm三阱CMOS工艺设计了电荷泵系统,包括时钟产生电路和12级采用NPN晶体管的Dickson电荷泵,其中时钟产生电路产生的两相不交叠时钟用于驱动电荷泵,避免电荷在泵电容间反向流通,同时增加预充管进一步提高升压速度。仿真结果显示,在5 V电源电压下,电荷泵的输出电压仅需2.06μs就能达到16 V,比传统的12级Dickson电荷泵快了2.51μs,实现了快速升压的目的。

摘要：为了实现片上系统温度监测,设计了一款基于0.18μm CMOS工艺的模拟输出温度传感器,该温度传感器核心部分包括偏置电路和感温电路,辅助部分包括单位增益缓冲器电路和端口静电保护电路。偏置电路采用低压共源共栅电流镜结构,感温电路采用直接堆叠多个PNP管的方式,将外界温度转化为具有负温度系数的线性电压信号。再经过基于轨到轨运算放大器的单位增益缓冲器输出,得到模拟电压输出的温度信号。该温度传感器的结构简单、易于设计,并且具有较大输出电压范围。其中核心部分的面积约为0.056 mm^(2),当电源电压为5 V时,静态电流约为6μA。芯片经过流片,测试结果显示,测量温度范围在-55~120℃时,对应的输出电压为2.6~0.7 V,温度误差在3℃以内。

摘要：该文对几款常见的金属氧化物半导体气体传感器进行了阻抗特性测试与分析,并初步探讨了将阻抗特性应用于气体识别中的可行性。基于带高斯核函数的支持向量机模型,设计了相应的气体识别系统,并对比了两种数据训练方法。根据分析结果,单纯使用阻抗实部或虚部进行训练的识别准确率为90%,而利用阻抗实部与虚部数据结合进行训练的识别准确率达到了93.33%。