摘要：近年来,ASIC设计规模的增大,在带来实现高性能芯片系统可能性的同时,也带来了前所未有的芯片验证问题。一片容量最大的FPGA通常已不足以容下百万、千万门级的逻辑设计,将整个设计分割到多片FPGA中,FPGA之间通过AHB、APB、AXI及PLB等高速总线互联,成了大规模ASIC或系统级芯片(SoC)验证的唯一选择。多片大规模FPGA的ASIC原型验证平台的复杂度与规模迅速增加,在最短的时间内完成一次性成功的平台设计任务,这对系统工程师的设计方法提出了严峻的挑战。传统的设计方法几乎不可能满足苛刻的设计周期的要求。鉴于此,本文提出了一种新的多FPGA的ASIC原型验证平台的快速设计方法-采用Allegro FPGA System Planner(FSP)工具以及自主开发的宏脚本,该方法在管脚分配、页端口互联以及层次化设计的顶层处理等方面都能自动实现,与传统方法比,只需要约1/4的原理图设计时间,自动化程度高,不易出错。

摘要：通用的FPGA(Field Programmable Gate Array,现场可编程逻辑门阵列)验证平台在运行不同的应用时,其瞬态电流需求是不同的。本文以基于Xilinx公司的Virtex-4系列千万门级的FPGA高端IC验证平台为例,采用Cadence PCB PI(Power Integrity)分析软件,对多种地电平面、电容值、电容的放置位置、电容的类型等进行评估,然后通过修正电容数量和额定值,调整电容的布局以及封装等,达到符合要求的电源-地平面目标阻抗,从而将电源/地平面上的噪声降低到电源的要求范围内。本文提出的电源完整性分析方法,对其他类型的系统板级设计也有一定的指导意义。

摘要：本文针对TENS中的等幅脉冲波形刺激存在的种种问题,提出了一种变幅脉冲波形的设计方法,包括硬件电路设计框图和程序的实现等内容。