摘要：与传统验证方法相比,形式验证技术因其完备性,已在数字电路设计领域中得到越来越多的关注。通过对形式验证技术和状态机的研究,在LTL公式的可实现策略基础上,提出一个基于Mealy机精化关系的验证算法,实现了一个搜索工具原型:支持算术表达式的LTL性质描述,在设计空间中搜索满足给定规范的输入输出信号。该技术可应用于定位电路设计中满足给定功能性质的代码片段。

摘要：分析了造成数字逻辑设计在仿真过程中出现死循环的一个原因,提出了一种在仿真前发现设计中可能造成仿真时死循环的方法。方法主要分为三个步骤:1)分析数字逻辑设计中形成组合逻辑关系可能的文法形式。2)利用Juliano[1]三元组范式化方法对过程赋值语句进行范式化,从而判别哪些过程赋值是会生成组合逻辑电路。3)用有向图深度优先遍历方法发现组合反馈回路,以检测数字逻辑设计中组合回路的陷阱。并分析了算法复杂性。

摘要：随着数字系统的日益复杂,基于IP(Intellectual Property)的设计方法成为缩短开发周期的必然之选。因此,高可信IP核构建技术成为IP核交付及IP核复用成功的关键。主要研究高可信IP核的构建方法,首先阐述高可信IP核,以及高可信IP核应具有的特点;然后在国内外各大IP核标准的基础上,结合形式化规范技术,给出了一个可操作的高可信IP核文档交付方案。

摘要：由于硬件描述语言Verilog中存在赋值语句的并发行为,对其验证一直是静态分析技术的一大挑战。针对Verilog程序的正确性问题,提出一种基于布尔约束求解的Verilog验证方法。通过分析Verilog语义特点,采用分步编码的方式对Verilog并发赋值语句进行处理。实验结果显示,该方法能有效地检测Verilog程序中设计的缺陷,并给出错误发生时程序的状态。