摘要：DDR3 SDRAM是新一代的内存技术标准,也是目前内存市场上的主流。大量的嵌入式系统或手持设备也纷纷采用DDR3内存来提高性能与降低成本,随着越来越多的So C系统芯片中集成DDR3接口模块,设计一款匹配DDR3的内存控制器IP软核具有良好的应用前景。本文在研究了DDR3的JEDEC标准的基础上,设计出DDR3控制器IP软核的整体架构,并使用Verilog HDL语言完成DDR3控制器IP软核。在分析了40nm DDR3 PHY测试芯片的基本性能的基础上,设计DDR3控制器IP软核的接口模块。搭建利用AXI总线对DDR3控制器IP软核发出直接激励的仿真验证平台,针对设计的具体功能进行仿真验证,并在Xilinx XC5VLX330T-FF1738-2开发板上实现对DDR3存储芯片基本读/写操作控制。在EDA仿真环境下,DDR3控制器IP软核的总线利用率达到66.6%。

摘要：本文介绍一种可配合DDR3 SDRAM物理层所需基于标准单元的全数字延时锁定环。该ADDLL对DDR3 SDRAM物理层的可集成性和先进工艺的兼容性效果很好,可以减少DDR3 SDRAM物理层的设计时间和设计复杂度,非常适合So C芯片使用。该设计采用40nm CMOS数字工艺实现版图,工作频率范围在667Mbps-1.6Gbps,闭环特性可以跟踪工艺、电压、温度的变化。仿真结果表明该设计产生符合DDR3SDRAM控制器规范所要求的一段固定延时(t SD),来保证DDR3 SDRAM控制器能够正确捕获存储器输出数据信号。

摘要：在本文,我们提出了一个基于分块聚类的方法来减少H.264/AVC解码器里面的动态补偿模块存储器存取的次数。利用将在一个宏区块内可能重用的4x4单元块分组来分享载入的参考数据,而存储器存取的次数能被有效地减少到平均70%。此外,在访问外部SDRAM时采用指令重新排序减少预充电(Precharge)/激活(active)的次数可以达到原来的60%。从我们的仿真结果可以看到,处理一个宏区块总的存储器存取的次数低于400次。这个方法对动态补偿模块硬件设计的不同面积大小的内部存储器是可调整的。