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通用型高速LDPC码编码器设计与FPGA实现: 收藏
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引用; 《数字技术与应用》2016年第5期34卷 146-148页; 作者：陈全坤杨奇李二保雷菁国防科学技术大学电子科学与工程学院湖南长沙410073 中国人民武装警察8645部队河北石家庄050800 西北工业大学电子信息学院陕西西安710072; 随着高速数据传输业务的快速发展,人们对信息传输的质量和速率要求越来越高,高速LDPC码编译码器在通信系统中的应用需求更加强烈。在节约硬件资源的前提下,为最大限度的降低编码时延、提高编码器速率,本文从编码算法的通用性出发,将一...; 随着高速数据传输业务的快速发展,人们对信息传输的质量和速率要求越来越高,高速LDPC码编译码器在通信系统中的应用需求更加强烈。在节约硬件资源的前提下,为最大限度的降低编码时延、提高编码器速率,本文从编码算法的通用性出发,将一致校验矩阵通过行列置换和高斯消元,使每个校验位的运算只与预处理后矩阵的对应行相关,具备了可以灵活并行处理的结构。在编码器的硬件设计上,本文提出了一种校验位并行分步运算的编码器架构,通过同时计算所有校验位,分步处理单个校验位,有效地降低了硬件实现复杂度,缩短了关键路径时延,提高了编码速率。实现结果表明,本文设计和实现的编码器工作时钟频率可以达到250MHz,相应的吞吐量为14Gbit/s。; 来源：详细信息评论

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