摘要：为了提高FPGA布线资源的灵活性,提出一种通过扩大布线资源图的最小环来设计布线资源的方法.首先分析了布线资源图的最小环大小和布线资源中信号传播灵活性的关系,并通过调整布线资源中线网的连接结构来扩大该最小环.采用该方法设计了一种新的开关盒结构——最小环最大化(MLM)开关盒.实验数据表明,MLM开关盒与4种学术上典型的开关盒结构——Disjoint,Universal,Wilton和JSB相比,在时序上处于平均水平,而布通率分别提高了17.7%,8.0%,2.4%和2.2%.

摘要：本文主要研究高性能FPGA可编程逻辑单元中分布式RAM和移位寄存器两种时序功能的设计实现方法.运用静态Latch实现分布式RAM的写入同步,以降低对时序控制电路的要求;为克服电荷共享问题,提出通过隔断存储单元之间通路的方法实现移位寄存器.以含两个四输入LUT(Look Up Table)的多功能可编程逻辑单元为例,详细说明电路的设计思路以及实现方法.研究表明,本文提出的方法可以简化对时序控制电路的设计要求,克服电荷共享问题,减少芯片面积.

摘要：设计研制了一款适用于数据通路的10万门容量的FPGA器件FDP100K(FDP:FPGA for Data-Path),其主要特点为:可编程逻辑单元结构不同于国际上已有的可编程逻辑单元结构,是一种新颖的基于查询表LUT和多路选择器MUX的混合结构;连线资源结构采用新颖的层次式布线结构,提供高度灵活的布线能力.芯片采用SM IC 0.35μm CMOS工艺,包含1024个可编程逻辑单元和128个可编程IO单元.芯片配合自主开发的软件系统FDE(FPGA Development Environment)进行测试,结果表明:FDP100K芯片的可编程逻辑单元功能正常;芯片的各种连线资源功能正常;可以准确地实现数据通路型电路和其他类型的电路的功能.

摘要：传统的可编程互联结构在短距离互连上往往采用单管、中距离上有双向线,这使得在CLB中查找表(LUT)数目变大后,互连上的延迟会随线长增加而呈指数增长.本文提出了一种改进的高性能互连结构,改进了短、中和长距离互连,使得其在CLB中LUT数目增加的情况下让芯片拥有更好的互连延迟特性,通过对这种互连结构和传统的互连结构进行建模仿真并对延迟性能比较,结果显示,两倍线的平均延迟降低了21.9%、六倍线的平均延迟均降低了近21.7%,长线平均延迟降低了约4%.这种高性能互连结构应用于我们自主研发设计的FDP2009-2-SOPC芯片中,并对其互连性能进行了测试,验证了我们的思想.

摘要：现有的现场可编程门阵列(FPGA)芯片在进行单粒子翻转(SEU)检错时,只能针对FPGA配置单元进行周期性重复擦写而不能连续检错纠错。为此,设计一种能连续检测SEU错误并实时输出检错信息的硬核检测电路。该设计改进传统FPGA芯片的数据帧存储结构,能对芯片进行连续回读循环冗余校验(CRC)。在FDP3P7芯片上的流片实现结果表明,该电路能在50 MHz工作频率下连续对芯片进行回读CRC校验,并正确输出SEU帧检错信息。

摘要：设计了一种新型的可重构、可进化图像滤波器.可重构电路采用了一种全新的可配置电路网络结构.该结构将功能运算单元以Benes拓扑结构互联,取代现有的MUX加功能运算单元的结构,使其具有更多条输出路径,更多运算单元参与到了进化中以提高进化效率.在运算单元设计方面,利用FPGA中特有的丰富LUT逻辑资源优势,设计了一种仅通过LUT配置码来控制其功能的P运算单元,节约资源且扩充了运算单元可执行的功能选项.借助于模拟退火遗传算法,通过对可重构电路配置码(基因)的不断改进和优化,该滤波器可以很好地滤除图像中的高斯噪声和椒盐噪声.实验结果表明:经过100万代进化,对于高斯噪声,噪声图像的平均每像素误差Mdpp=32.11,滤波后Mdpp=16.74,滤波质量优于一般高斯滤波器和现有的MUX加功能运算单元的可进化滤波器;对于椒盐噪声,噪声图像Mdpp=6.22,滤波后Mdpp=3.44,有效滤除了噪声.

摘要：针对FPGA IP核在可进化可编程系统芯片(SoPC)中嵌入时存在FPGA IP核端口时序控制和位流下载的问题,实现一种适用于可进化SoPC芯片的FPGA接口。该FPGA接口使用异步FIFO、双口RAM的结构和可扩展的读/写命令传输方式来实现FPGA IP核与系统的异步通信。嵌入式CPU可以通过FPGA接口实现FPGA IP核的片内位流配置。FPGA接口中的硬件随机数发生器实现进化算法的硬件加速。使用自动验证平台与FPGA原型验证平台对FPGA接口进行验证来实现验证的收敛。测试结果表明,FPGA接口成功实现了嵌入式CPU与FPGA IP核的通信,完成芯片内的进化。

摘要：为改进芯片级进化速度,提出在可进化系统芯片FDP2009-2-SOPC中嵌入基因算法加速器的思想。采用硬件随机数方法优化芯片级进化中的基因算法,通过改变嵌入式CPU中的基因操作,优化芯片级进化流程。在包含基因算法加速器的可进化系统芯片FDP2009-2-SOPC上进行流片测试,结果表明,该基因算法加速器的性能及芯片级进化速度有较大提升。

摘要：研究了新型的FDP FPGA电路结构及其设计实现.新颖的基于3输入查找表的可编程单元结构,与传统的基于4输入查找表相比,可以提高约11%的逻辑利用率;独特的层次化的分段可编程互联结构以及高效的开关盒设计,使得不同的互联资源可以快速直接相连,大大提高了可编程布线资源效率.FDP芯片包括1600个可编程逻辑单元、160个可用IO、内嵌16k双开块RAM,采用SMIC 0.18μm CMOS工艺全定制方法设计并流片,其裸芯片面积为6.104mm×6.620mm.最终芯片软硬件测试结果表明:芯片各种可编程资源可以高效地配合其软件正确实现用户电路功能.