摘要：近年来,随着输电物联网的发展,输电线路在线监测成为重点建设项目,但嵌入式平台的计算能力和功耗问题影响了输电线路可视化的实现。为解决这些问题,研究计算资源和存储资源高度融合的存内计算优化技术。首先,设计了一种轻量级神经网络,专用于输电线路目标识别,有效降低了资源利用率;其次,提出一种适用于卷积神经网络(CNN)的现场可编程逻辑门阵列(FPGA)计算架构,基于超轻量化异常目标识别神经网络算法,结合特征图输出复用和乒乓机制等优化策略,大幅提升了嵌入式平台的运行帧率并降低了资源占用率;最后,利用层融合技术、多通道传输和网络参数重排等策略,优化了嵌入式平台的功耗,提升了能效比。实验结果表明,FPGA加速器在175 MHz主频下工作时,功耗低于3.5 W,在输电线路数据集上的识别帧率达到33帧/s,与其他方案相比,在资源利用率、帧率和能效比方面均有显著提升。

摘要：SoC系统设计的复杂性,要求更有效的手段来完成仿真,验证及软硬件结合等任务.SoC设计平台应运而生.本文以智原科技的SoCreative!A320设计平台为例,介绍了如何使用SoC设计平台进行快速有效的SoC开发设计.

摘要：针对现代高性能嵌入式系统高速串行RapidIO(SRIO)信号接入的应用需求,提出一种基于AXI总线的SRIO端点控制器IP核设计方案。以XC5VLX220-FF1760现场可编程门阵列芯片为目标器件,利用硬件设计实现SRIO接口电路。该方案采用合理的硬件结构,能够提高信息采集和输出的时效性。此外,AXI总线能够使SRIO端点控制器IP核更方便地集成到SoC芯片中,可以在片内提供更高的数据传输带宽。利用SRIO协议实现的FPGA内置多DSP IP核,读写操作速率能稳定地达到每通道3.125 Gb/s,表明所提出的IP具有高性能。

摘要：HBM高速内存接口设计解决现代DDR的两个关键问题,它增加了内存的可用带宽与降低功耗。本文介绍了第二代高带宽存储器(HMB2)高速内存控制器与物理层IP与配套晶圆基底封装(COWOS)的设计挑战及创意电子提供的相应解决方案。为了评估这一概念,HBM与CoWoS的原型采用台积电16纳米CMOS实现。从硅验证的结果也证明了整套方案的有效性。这些技术包括:HMB2高速内存控制器、HMB2高速内存物理层和台积电所提供的CoWoS封装。所提出的方法都是对高性能计算芯片所需高带宽的有效解决方案并减少面积与功耗开销。

摘要：儿童教育家李吉林倡导的情境教学,围绕儿童,以"儿童一知识一社会"3个核心维度,具有形真、情切、意远、理寓其中4个鲜明的个性特点和独特优势,主动性、美感性、创造性、教育性和实践性5个原则[1],是促进儿童快乐、有效学习的教学法[2]。本文尝试归纳初中生物情境教学的类型,并进行相关的案例研究。

摘要：多媒体手持设备带有TV-out视频输出功能堪称一大亮点。TV-Out的使用简单便捷,只要把传输线一端接上手持设备的视频接口,再将另一端插入电视AV孔,与PAL或NTSC电视直接进行联机。以往要实现这项功能依靠的是外接一颗电视编码芯片,随着SoC设计的概念普及,越来越多的SoC芯片会将这个功能整合进来,所以提供一个好的电视编码控制器IP给芯片公司来设计SoC将成为主流。本文主要说明智原科技如何根据电视时序的要求设计电视编码控制器IP,以及如何在FPGA开发板上跟视频DAC测试样片做验证。

摘要：本文介绍了28nm/40nm存储器I P的设计挑战及智原科技提供的相应解决方案。硅验证的结果也证明了有效性。这些技术包括:ROM设计裕度改进、SRAM读写辅助方案、在低VCC电压自适跟踪的检测裕度控制方案和在双端口SRAM中同时访问双端口时单元电流增强。所提出的方法都是对工艺参数波动容忍,适合编译器的有效解决方案并减少面积开销。

摘要：介绍了如何在兼容ARMV4指令集的32位RISC处理器(FA526)所构建的SoC平台上(即FIE8100),运用智原科技所提供的FA526-Linux开发包通过armboot装载Linux操作系统。使开发人员可以在基于FIE8100SoC的仿真平台-MediaCreative!上进行二次开发和验证的设计方法。

摘要：2 FPGA测试方式介绍FPGA测试时使用A320 SoC设计平台跟一块FPGA（Xilinx的XC4VLX160）子板。SoC设计平台集成了完成设计所需的IP。完成功能设计仿真后，用FPGA实现的逻辑模块通过AHB／APB总线连接器与A320设计平台连接，可以很方便地完成功能验证，调试等一系列动作。因为A320芯片上的IP均为硅验证，在验证设计的同时也保证了从设计到芯片的一致性，图9表示A320 SoC设计平台里面的IP资源及结构。