摘要：基于GSMC 130 nm工艺设计并制备了一款4通道垂直腔面发射激光器(VCSEL)阵列驱动电路芯片。该芯片核心电路主要包括限幅放大器(LA)、输出级驱动电路、带隙基准电压源、8 bit数模转换器(DAC)电路等。输出级驱动电路将LA输出的电压信号转换成电流信号,并配合偏置电路驱动VCSEL,实现调制发光,其中LA采用有源电感峰化结构,其峰化强度可通过DAC进行配置,输出级驱动加入前馈电容补偿技术以拓展带宽。在典型输出配置(输入差分峰峰值200 mV、5 Gbit/s的PRBS7信号)下,每个通道可输出最大12.5 mA的调制电流和2 mA的偏置电流。芯片实测结果表明,在典型输出配置下得到干净清晰的5 Gbit/s眼图,每个通道的总抖动为31.535 ps,功耗为84.5 mW。

摘要：为满足高速数据传输系统对高速低抖动采样时钟的需求,通过Simulink行为级建模验证和Cadence工具设计仿真,基于TSMC 180 nm BCD工艺设计制造了2.2 GHz电荷泵锁相环芯片,并进行了测试。锁相环电路在电荷泵中采用带反馈运算放大器的低漏电流结构,获得精准稳定的充放电电流;在压控振荡器中采用具有对称负载特性的延时单元及带反馈的自偏置电路,提高抗噪声能力。锁相环在1.8 V工作电压下,输入基准时钟为50 MHz时,功耗为32 mW,输出时钟频率为2.2 GHz,均方根抖动为1 ps;在1 MHz频率偏移量下,相位噪声为-87.84 dBc/Hz;在10 MHz频率偏移量下,相位噪声为-112.55 dBc/Hz。测试结果表明,所设计的锁相环电路可稳定输出低噪声的2.2 GHz时钟信号。

摘要：基于TSMC 180 nm工艺设计并流片测试了一款用于高能物理实验的电子读出系统的低噪声、低功耗锁相环芯片。该芯片主要由鉴频鉴相器、电荷泵、环路滤波器、压控振荡器和分频器等子模块组成,在锁相环电荷泵模块中,使用共源共栅电流镜结构精准镜像电流以减小电流失配和用运放钳位电压进一步减小相位噪声。测试结果表明,该锁相环芯片在1.8 V电源电压、输入50 MHz参考时钟条件下,可稳定输出200 MHz的差分时钟信号,时钟均方根抖动为2.26 ps(0.45 mUI),相位噪声在1 MHz频偏处为-105.83 dBc/Hz。芯片整体功耗实测为23.4 mW,锁相环核心功耗为2.02 mW。

摘要：设计了一款基于GSMC 130 nm CMOS工艺的像素级开关电容阵列(SCA)波形采样芯片。该芯片由32×32像素阵列和读写控制电路组成,每个像素集成了裸露的顶层金属、pn结和32×32 SCA,裸露的顶层金属和pn结作为电荷收集电极,SCA用于存储波形信号,每个像素尺寸约为150μm×156μm。测试结果表明:拟合的直流传输函数与理论分析相符,该波形采样芯片的输入满量程约为1 V,单次成像模式下帧率可达10 MHz,直流噪声等效噪声电荷电子个数约为24 890,对正弦波信号采样后能够比较好地还原出原始信号波形。

摘要：科技应用日新月异,射频技术开始涌入到人们日常生活中各个方面,文章介绍一种基于曼彻斯特码解码的125KHZ射频卡设计方案,以STM8为核心控制器,通过谐振、检波、滤波放大等硬件电路来完成ID卡号的编码过程,利用软件程序计算曼彻斯特码高低电平的时间来确定有效跳变,成功实现解码;本设计的最大优点是充分保证系统的可靠性和稳定性。