摘要：为了实现大规模有色Petri网模型的性能测试,设计了基于FPGA的高速仿真系统。该系统实现了库所、变迁模块到硬件结构的映射,采用C语言实现了有色Petri网的硬件自动生成工具。通过分析有色Petri网的特征,该工具生成对应的Verilog代码和基于Quartus的自动脚本。以通信中"包传输"的模型为例,在FPGA中对生成的代码进行测试,验证了设计的正确性。

摘要：为加速Petri网的性能测试,设计一个Petri网硬件代码自动生成器,通过Petri网对应的关联矩阵自动生成Verilog文件,可编译下载到FPGA中。对Petri网的硬件模型、库所、变迁进行分析。为模拟Petri网系统中的变迁操作,采用组合逻辑和存储器实现P/T系统,并采用随机策略对资源冲突等情况加以控制。对10个库所、8个变迁的硬件Petri网在Altera Stratix V 5SGXEA7N2F45C2进行综合,工作频率可达300 MHz,可运行1.5×10^8/s步仿真。

摘要：为了研究STT-MRAM信道的通信性能,采用Verilog HDL对该信道进行建模,以实现磁信道的读写错误率与磁隧道结高/低阻态的模拟。该文搭建了基于FPGA的虚拟实验平台,选用极化码作为信道编码方案,对信息序列进行编码,将编码序列在信道中传输,在接收端采用Fast-SSC进行译码,并通过PCIe接口实现上位机与FPGA的通信。该平台采用(256,220)极化码进行测试,每帧信道数据消耗2200个时钟,在Stratix V 5SGXEA7N2F45C2上实现,当工作频率为40 MHz时,平台测试速率可达4.19 Mb/s。