摘要：遥感图像变化检测是遥感领域的重要研究方向。针对多尺度编码特征语义差异性和空间信息差异性引入伪变化干扰的问题,本文提出了一种两阶段特征金字塔的变化检测网络TS-FPCDN(Two Stage-Feature Pyramid based Change Detection Network),通过两阶段解码器增强变化特征描述,抑制伪变化信息干扰。首先,采用孪生编码网络对双时相遥感影像进行编码特征提取,并生成多尺度初始差异特征。由于初始差异特征中存在大量噪声和伪变化信息,通过第一阶段特征金字塔结构和双注意力引导的多尺度差异特征融合机制,进行多尺度差异特征语义信息和空间信息的交互,缓解多尺度特征语义的差异性和空间信息的差异性,初步去除伪变化信息干扰,生成多尺度初始变化特征。然后,为进一步提高变化特征描述和去除伪变化,设计了第二阶段特征金字塔,对多尺度变化特征逐层重优化,并进行变化预测。最后,在两个变化检测数据集LEVIR-CD和WHU-CD上开展了一系列实验,实验结果证明了本文提出方法的有效性。

摘要：在分析了红色研学资源融入中学地理教学的必要性基础上,从教育理念创新、教学设计创新等方面探讨了红色研学资源在地理教学中的创新应用,提出了红色研学资源的教学价值及开发路径。

摘要：本文给出了一种具有完全自校验（ＴＳＣ）功能的三模冗余（ＴＭＲ）系统表决器的设计方法．与以往有关ＴＭＲ自测试方面的研究相比，此电路是完全自校验的，它直接将表决器做成完全自校验的，不用在系统外另加冗余，适于ＶＬＳＩ实现．此设计思想很容易扩展成Ｎ模冗余系统完全自校验表决器的设计．

摘要：舟山自贸金融中心为总高219m的钢筋混凝土框架-核心筒结构超高层建筑。该楼存在扭转不规则、高度超限、刚度突变、构件间断、穿层柱等多项超限内容。采用抗震性能化设计,计算采用YJK、ETABS等软件对结构进行小震弹性计算、弹性时程计算及中震计算,采用SAUSAGE软件进行大震弹塑性时程计算,并针对超限提出相应的技术措施,分析结果表明整体结构可以达到预定的性能目标。

摘要：提出了一种双精度浮点数字信号处理器Data-RAM的RTL模型设计方法.分析了Data-RAM的结构和访问机制,采用自顶向下的方法和VHDL语言,实现了Data-RAM的RTL模型设计并验证了其功能的正确性.该模型支持3地址独立进行数据存取,支持字节、半字、字的读写访问和双字的读访问.在访问地址不冲突的前提下,最大可以在同一时钟周期进行2次64 bit的读操作和1次32 bit读写操作.Data-RAM的RTL模型设计为门级和物理级的性能设计提供了参考.

摘要：著名淮剧表演艺术家周筱芳在广大淮剧观众中影响之大可以用"罕见"来形容.记得上世纪五十年代在演出市场的淡季,我到黄浦剧场、丽都大戏院等地看戏,观众寥寥无几,可此时以周筱芳为头牌的志成淮剧团只要打出、、、、等周派名剧,"满座"的霓虹灯,总会神奇地亮了起来.

摘要：该文提出两种基于FFT的伪码快速捕获方案,一种是基于分数倍采样率转换器的快捕方案;另一种是基于抽取器的快捕方案。两种伪码快捕电路均利用设计复用技术使硬件规模大幅减少;采用并行设计使系统的运算速度大大提高;采用块浮点算法以提高动态范围和运算精度。两种快捕电路均由一块FPGA实现。仿真和测试结果表明,基于分数倍采样率转换器的快捕电路与基于抽取器的快捕电路相比,占用的硬件资源较大,但是捕获精度更高。

摘要：针对实现片上雷达的关键技术———基于标准片内总线的IP设计与复用,研究并设计实现了符合AM-BA2.0 AHB Lite协议的用于数字下变频和数字脉冲压缩处理雷达信号处理IP.介绍了IP的总体结构和各子模块的设计,并使用ARM Versatile平台进行了原型验证.验证结果表明,协议实现正确,可以在73.31μs和15.84μs内分别完成1 024点和256点数字脉冲压缩,脉压结果以块浮点格式或32 bit标准IEEE754浮点格式输出.该技术可用于快速构建高速雷达信号处理系统芯片.

摘要：提出一种新的基于频域并行搜捕法的改进型快捕电路结构.该结构利用设计复用技术实现FFT单元和IFFT单元的复用;通过软件计算本地伪码FFT,并将其结果存储在ROM中,使硬件规模大幅减少;采用并行设计提高系统的运算速度;采用块浮点算法提高动态范围和运算精度.整个快捕电路由一块FPGA XC 2V 3000-5实现,工作时钟为29 ns,精度为1/4码片情况下,伪码捕获仅需4.145 m s.仿真和测试结果验证了设计的正确性.

摘要：为减少该蝶形单元在硬件实现中的资源消耗,提出了一种基于单精度浮点运算的基-3蝶形单元设计.采用兼容缩放的方法来解决该蝶形单元中乘法运算,其中槡3采用的缩放因子为223.与槡3的乘法操作采用有限个定点加法器来实现.通过理论分析,该方法减少了加法器的个数,同时减少了寄存器的数量.通过对比得出,本文采用的方法在原有的基础上减少了1个加法器和2个48位寄存器.此外,基-3蝶形单元采用降低乘法操作数目的实现形式,使得与实数相乘的乘法数目由原来的4个降为2个.实验结果表明,本文采用的方法节省了基-3蝶形单元实现所需的硬件资源,为降低基-3FFT实现的资源消耗打下了基础.