摘要：基于自主研制的碳化硅肖特基势垒二极管(SBD)和碳化硅结型场效应晶体管(JFET)芯片,成功制备了4 500 V/150 A的碳化硅SBD功率模块和4 500 V/50 A的碳化硅JFET功率模块,并设计了JFET功率模块的驱动电路进行相应的静态和动态开关测试。测试结果表明,制备模块具备了相应的电流导通和电压阻断能力,同时开关特性良好,模块的容量是目前国内已报道的最高水平。

摘要：设计了一种耐压超过14kV的4H-SiC超高压PiN二极管。外延材料N-层掺杂浓度3.0×10^(14) cm^(-3),厚度140μm。通过模拟仿真,采用台面结合双JTE结终端保护结构,器件实现了14kV以上耐压,正向导通电流1A。

摘要：碳化硅(SiC)功率金属-氧化物半导体场效应管(MOSFET)以其优越的性能受到广泛关注,但受限于器件设计和工艺技术水平,器件的潜力尚未得到充分发挥。介绍了SiC功率MOSFET的结构设计和加工工艺,采用一氧化氮(NO)栅氧退火工艺技术研制出击穿电压为1 800 V、比导通电阻为8mΩ·cm^2的SiC MOSFET器件,测试评价了器件的直流和动态特性,关断特性显著优于Si IGBT。评估了SiC MOSFET器件栅氧结构的可靠性,器件的栅氧介质寿命及阈值电压稳定性均达到工程应用要求。

摘要：报道了一款阻断能力为12kV的4H-SiC N沟道绝缘栅双极型场效应晶体管(IGBT)。器件为穿通型IGBT,漂移层厚度为120μm,掺杂浓度为2e14cm^(-3);缓冲层厚度为3μm,掺杂浓度为4e16cm^(-3)。为缓解器件主结边缘处的电场集中效应,采用了结终端扩展(JTE)终端结构。流片测试结果表明,栅极电压20V,集电极正向电流为24A/cm^2时,比导通电阻为140mΩ·cm^2。栅极和发射极短接,集电极电压为13kV时,漏电流小于10μA。

摘要：设计了一种阻断电压大于1 200V的碳化硅(SiC)MOSFET器件。采用有限元仿真的方法对器件的终端电场分布进行了优化。器件采用12μm厚、掺杂浓度为6e15cm-3的N型低掺杂区。终端保护结构采用保护环结构。栅压20V、漏压2V时,导通电流大于13A,击穿电压达1 900V。

摘要：介绍了一种常开型高压4H-SiC JFET的仿真与制造工艺。通过仿真对器件结构和加工工艺进行优化,指导下一步的工艺改进。在N+型4H-SiC衬底上生长掺杂浓度(ND)为1.0×1015 cm-3,厚度为50μm的N-外延层,并采用本实验室开发的SiC JFET工艺进行了器件工艺加工。通过测试,当栅极偏压VG=-6V时,研制的SiC JFET可以阻断3 000V电压;当栅极偏压VG=7V、漏极电压VD=3V时,正向漏极电流大于10A,对应的电流密度为100A/cm2。

摘要：设计了一种击穿电压大于1 700V的SiC MOSFET器件。采用有限元仿真的方法对器件的外延掺杂浓度及厚度、有源区结构以及终端保护效率进行了优化。器件采用14μm厚、掺杂浓度为5×1015cm-3的N型低掺杂区。终端保护结构采用保护环结构。栅压20V、漏压2V时,导通电流大于1A,击穿电压高于1 800V。

摘要：设计了一种阻断电压4 500V的碳化硅(SiC)结势垒肖特基(JBS)二极管。采用有限元仿真的方法对器件的外延掺杂浓度和厚度以及终端保护效率进行了优化。器件采用50μm厚、掺杂浓度为1.2×1015cm-3的N型低掺杂区。终端保护结构采用保护环结构。正向电压4V下导通电流密度为80A/cm2。

摘要：通过器件模拟仿真软件Sentauras和高分辨率透射电子显微镜HRTEM(High-Resolution Transmission Electron Microscopy)研究了4H-SiC结势垒肖特基二极管JBS(Junction Barrier Schottky)在反向浪涌电压应力作用下的失效机理;进而重点研究了结终端扩展区JTE(Junction Termination Extension)的长度、深度和掺杂浓度对该器件反向浪涌峰值电压VRSM(Maximum Surge Peak Reverse Voltage)的影响,并结合JBS的基本结构对其进行优化设计;最后,流片测试显示优化设计的4H-SiC结势垒肖特基二极管的VRSM值约为1450V,比原器件提升了20%左右。

摘要：A 4H-SiC MOSFET with breakdown voltage higher than 3300 V has been successfully designed and fabricated. Numerical simulations have been performed to optimize the parameters of the drift layer and DMOSFET cell structure of active area. The n-type epilayer is 33μm thick with a doping of 2.5 × 10^15 cm-3. The devices were fabricated with a floating guard ring edge termination. The drain current 1d= 5 A at Vg = 20 V, corresponding to vd = 2.5 v.