摘要：NAND Flash存储器具有读写速度高、容量大、可靠性高等优点,被广泛用于固态硬盘、存储卡、U盘等应用中,成为数据中心和消费电子的核心存储元件。开放NAND闪存接口国际标准作为NAND Flash与控制器之间通用接口协议,严格定义了数据传输相关的控制指令、工作时序、电平要求等规范。根据当前ONFI 4.2国际协议标准对NAND Flash高速接口的多相位读写时钟的性能要求,设计了一种具有带宽自适应式延迟链结构的四相输出延迟锁相环,具有宽频锁定和高精度锁定的优点。在设计延迟锁相环中,为了解决宽频率范围下传统延迟链延迟时间有限的问题,提出一种可配置延迟链电路结构,可在不同频段下选择使用相应的延迟单元,从而扩展频率范围并保持精度;提出一款基于鉴频器的自适应控制电路,能跟踪输入时钟频率,自动配置延迟链,实现输出延迟锁相环带宽的自适应。基于SMIC 28nm HKCMOS工艺完成了输出延迟锁相环电路设计。仿真验证结果表明,在25℃、0.9 V电源电压、tt工艺角下,该输出延迟锁相环可产生四相时钟生成,且锁定范围为[22 MHz,1.6 GHz],最高锁定精度为17ps,完全满足ONFI国际标准对多相时钟产生的频率范围和精度要求。

摘要：为减小共源线噪声对NAND闪存读可靠性的影响,设计了一种可实现C/F(Coarse/Fine)读取操作的页缓存器电路,并设计实现了适用于此电路的C/F读取算法,显著减小了共源线噪声.该算法通过两次子读感应读取存储单元,在第一次子读感应中分辨出阈值电压较低的存储单元并标记在页缓存器中,使其不再进行第二次子读感应,从而减小共源线噪声引起的阈值偏移.电路仿真计算表明,该支持C/F读取算法的页缓存器结构能够减小阈值偏移至少495. 6mV,有效提高了NAND闪存读操作的精确性.

摘要：由于3D NAND闪存芯片面积较大,其电源分布网络庞大、复杂,既需要满足多个块(block)并行读写时所需的600 mA峰值电流要求,也需要满足芯片在待机状态下的低功耗要求-针对以上问题,设计了一种为3D NAND闪存芯片进行供电的无片外电容的分布式功率级LDO电路.通过设计Active和Standby两种工作模式下的LDO进行切换以降低系统功耗;采用基于电容的升压电路驱动分布式功率级结构,适应大面积CMOS芯片的供电要求;设计了输出电压检测电路前馈控制输出级以进一步提高环路瞬态响应速度.基于长江存储工艺完成电路设计,仿真结果表明,设计的LDO的负载调整率为0.018mV/mA,带载能力达600 mA.重载600 mA时的下冲电压为0.21V.通过流片、测试验证,设计的电路满足3D NAND闪存芯片的工作要求.

摘要：数据保持力是NAND闪存重要的可靠性指标,本文基于用户在使用模式下,通过设计测试方法,研究了电荷捕获型3D NAND闪存初始阈值电压-2V至3V的范围内数据保持力特性.结果表明初始状态为编程态时,可以有效降低NAND闪存高温数据保留后的误码率,特别是随着擦写次数的增加,不同初始状态下电荷捕获型3D NAND闪存数据保持力差异更加明显,结论表明闪存最适宜存放的状态为0-1V,电荷捕获型3D NAND闪存器件应避免长期处于深擦除状态.并基于不同初始状态闪存高温数据保留后的数据保持力特性不同的现象进行了建模和演示,通过设计实验验证,机理解释模型符合实验结果.该研究可为电荷捕获型3D NAND闪存器件的长期存放状态提供理论参考.

摘要：介绍了FLASH缺陷机理并提出了面向8bit和16bit的FLASH-March算法,在此基础上设计并实现一种新的FLASH缺陷检测系统.该系统以FPGA为硬件基础,以Microblaze软核为CPU搭建系统主体架构,实现了对FLASH缺陷的检测.相比于传统方法,本系统有实现简单,成本低,便于相关算法研究的特点.本设计最终在实际中得到应用,验证了设计的有效性和可靠性.

摘要：NAND闪存以其高存储密度、高速、低功耗等优点被广泛应用于数据存储。三维堆叠闪存技术的出现和多值存储技术的发展进一步提高了密度,降低了存储成本,同时也带来了更加严重的可靠性问题。闪存主控厂商一直采用更强大的纠错码(ECC),如BCH和LDPC码来对闪存中的数据错误进行纠正。但当NAND闪存中的错误数超出ECC纠错能力时,错误将无法被纠正,因此研究人员提出了多种基于NAND闪存的错误缓解技术作为ECC的补充方案。本文介绍了NAND闪存的工作原理和错误模式,对最新的错误缓解技术进行综述,为设计更加可靠的存储解决方案提供了有益参考。

摘要：文中设计一种应用于3D NAND的无片外补偿电容的LDO,该电路在传统嵌套米勒补偿的基础上,增加"gm减小电路"和"轻重载控制电路",实现在空载(电流负载为零)且有大负载电容条件下的稳定。此设计应用YMTC 0.18μm工艺实现,仿真结果显示,在2.5~3.6 V电源供电下,整个电路消耗的静态电流为50μA,总补偿电容为7 pF,电路稳定的时间小于6μs,输出线性调整率小于2.2 mV/V,负载调整率小于0.9 mV/mA。

摘要：本文设计并实现了基于MCU的控制逻辑电路,并在仿真环境下进行了功能验证,用Design Compiler完成逻辑综合.结果表明,MCU工作正常,所占面积为0.35 mm^2,在33 MHz的工作频率下动态功耗为7.52 mW,符合设计目标.与传统的控制逻辑电路相比,基于MCU的控制逻辑电路具有更高的可修改灵活性,极大降低了升级产品的流片成本,缩短控制逻辑电路设计更新周期约50%.

摘要：本文从工艺技术、单元结构、单元阵列及电路设计方面讨论了吉位规模DRAM的发展和面临的挑战 ;