摘要：基于低压差分信号比较器的结构,研究了影响比较器输出抖动的各种因素,并指出:根据差分信号的输入摆幅来优化电路有助于降低电路的输出抖动。基于0.13μm CMOS工艺,优化设计了一种低抖动的低压差分信号比较器电路。仿真结果显示,该低压差分信号比较器电路能够转换传输速率高达4Gb/s的信号,在输入信号差分摆幅确定的条件下,其额外引入的峰峰值抖动为2ps。

摘要：设计了一种可快速锁定、具有固定带宽比和良好抖动性能的自偏置锁相环。采用增加VCO延迟单元输出节点放电时间常数的方法,对VCO进行优化设计,获得良好的抖动性能。基于0.25μm混合信号CMOS工艺进行设计和仿真,在2.5 V电源供电条件下,锁相环的工作频率范围为600~1 500 MHz,在1 250 MHz输出频率的峰峰值抖动为14.3 ps,核心电路功耗为44mW。在不同工艺条件下的仿真结果表明,PLL在不同工艺条件下均具有良好的抖动性能。

摘要：设计了一种内置差分信号有效性检测电路的串行低压差分信号接收器,通过对信号的差分摆幅进行比较,能够正确检测差分信号是否处于标准范围之内。采用片内阻抗匹配网络和镜像补偿型差分电路结构实现了高速串行差分信号到CMOS电平信号的转换,也克服了高速信号传输过程中的信号完整性问题。基于0.13μm CMOS混合信号工艺设计,仿真结果表明,所设计的电路能够正确检测和接收数据率高达2.5 Gb/s,差分摆幅超过200 mV的串行差分信号。

摘要：设计了一种带预加重结构的低压差分信号(LVDS)串行发送器,改进了传统LVDS发送器的共模电平反馈控制结构。LVDS串行发送器采用双运放反馈控制电路,在避免集成大电阻的同时,能够更好地稳定差分信号的输出摆幅。采用电路预加重技术,克服了数据高速传输过程中的高频信号损失问题。基于0.25μm CMOS工艺,实现了LVDS发送器,芯片面积约为0.03mm2,可满足2.5 Gb/s的高速串行数据传输。

摘要：通过提升功率传输效率和降低电路功耗,设计了一种适用于低功率微弱能量收集的DC-DC升压转换器。升压转换器主要包括核心电路、最大功率点跟踪(MPPT)电路、零电流开关(ZCS)转换电路、振荡器、电荷泵和偏置电路。采用开路电压法检测输入功率,并适时调整开关导通时间,以调整输入阻抗,实现对能量源的MPPT传输;同时,采用特殊供电的ZCS,减小电路的亚阈值泄漏,提升转换效率。基于65 nm CMOS工艺对DC-DC升压转换器进行设计,芯片面积为260μm×380μm。仿真结果表明,在输入功率-7^-30 dBm内、能量源内阻50Ω~10 kΩ的条件下,跟踪效率峰值为99.81%。同时,在最低输入电压为35 mV、DC-DC转换器输出电压为1 V时,电路转换效率峰值为90.46%,整体功耗低于1.2μW。

摘要：设计了一种适用于40Ω~100Ω内调节的高精度片内电阻校准电路,该电路可精确调整因工艺波动产生变化的片内电阻阻值。片内电阻校准电路采用模数混合控制方法,即以片外电阻为基准,采用高精度回滞比较器比较片内和片外电阻转换的电压值,采用自适应控制电路精确调整电阻阵列开关,使得片内电阻的阻值与片外基准电阻的阻值相等。电路基于40nm CMOS工艺进行设计,仿真结果表明,比较器的电压比较阈值最小为2mV,电路实现40Ω~100Ω内电阻阻值可调节,校准误差小于2%。

摘要：根据模拟集成电路系统级和行为级快速验证的需求,针对一种穿戴式超宽带射频接收前端的500 Mbps的时钟数据恢复电路(CDR)进行设计.传统CDR的Verilog-A模型一般是基于理想环路进行环路参数的分析,误差较大.利用Verilog-A与Matlab进行行为级建模时将电荷泵充放电电流的大小和时间不匹配等非理想因素考虑进来,并进行相位噪声的拟合.行为级和电路级的对比仿真验证了行为级模型的快速性和准确性,并对CDR电路级的设计具有前瞻性的指导意义.

摘要：设计了一种超低功耗无片外电容型低压差线性稳压器（OCL-LDO）电路,引入电荷泄放电路和电流倍增缓冲级以改善稳压器的瞬态响应,通过二级密勒补偿技术保证电路在各种负载条件下的稳定性.同时,采用电流模型跨导运放作为误差放大器,有利于简化电路结构和降低功耗.对该OCL-LDO的稳定性及瞬态响应进行了分析并采用SMIC 0.18’m CMOS工艺设计并流片测试.测试结果表明：在负载电流为1mA、输入电压为1.9～3.2V时,输出电压可稳定在1.8V左右,压差仅为35mV,且静态电流仅为1.4’A.

摘要：设计了一种高速串行信号连续时间线性均衡器。采用有源电感负载结构,结合高频与全频通路信号求和技术来实现高速串行信号均衡。电路具有面积小、功耗低、利于集成等优点。采用65 nm CMOS工艺进行设计,1.2 V电源供电,可对经过80 cm长的衰减信道、且传输速率为14 Gbit/s的信号进行补偿,实现6.24 dB@10.96 GHz的补偿。该均衡器将输出端信号眼图水平方向抖动减小至0.25UI,功耗数据率比低至0.399 mW·s/Gbit,设计版图面积为0.09 mm^2。

摘要：设计了一种应用于峰值电流型控制Buck DC-DC转换器的分段式斜坡电流补偿电路,以消除峰值电流控制模式下可能产生的次谐波振荡。该电路采样峰值电流,通过采样电阻将电流转换为电压输出。当开关脉冲控制的导通时间占空比D35%时,斜坡补偿电压的斜率占空比变化。斜坡补偿电路不仅消除了D>50%时次谐波振荡引起的系统不稳定现象,还提高了电源芯片的带载能力。基于0.5μm BCD工艺进行设计,仿真结果显示,该斜坡补偿电路具有良好的补偿能力和带载能力。应用该电路的DC-DC转换器的最高负载工作电流达到7A。