摘要：介绍了aDSP处理器中地址生成单元的设计。详细讨论了位倒序寻址模式、模块循环寻址模式和快速判零逻辑的设计实现,并使用门控时钟的方法来解决这些复杂结构引起的功耗增加问题。所有设计按照可综合要求进行RTL编码,经过VCS逻辑仿真和Design Compiler综合验证后成功应用于国家863项目高性能低功耗DSP中。

摘要：介绍了 VHDL— AMS(VHDL 1 0 76.1 )——一种完全集成的混合信号设计语言 ,针对该语言的要素进行了探讨 ,通过描述该语言的理论基础、混合建模、语言和应用范围等 ,阐述了VHDL—

摘要：提出了一种基于IEEE802.16e的具有线性编码复杂度的LDPC码的硬件编码器结构,并且在TSMC的0.18μm工艺库的最恶劣情况下,通过Design Compiler工具综合可以达到385MHz的速度。

摘要：本文讨论了采用FPGA和ASIC硬件实现高速实时FFT处理器的设计方案,作者在这种高速FFT设计时选择的特点基于Radix 4 DIT算法、采用乒乓RAM的设计思路以及级与级间采用流水结构。另外由于FFT基4运算的复杂性,所以在设计基4运算单元、数据通道中串并转换、运算数据的拉齐、颠倒位序、双地址发生等方面也有一些特点。整体上考虑是:尽可能地能够进行高速的FFT运算,本文针对1024点、16 bits位长、定点数、复数点进行运算;考虑到芯片外围接口的问题,希望外围能够尽量方便用户使用,所以在外围数据、状态和控制线上比较精简,从而把复杂的控制部分转移到芯片内部实现。

摘要：文章提出一种系统级和RTL级协同设计的时钟管理策略,显著地降低了时钟网络的动态功耗,弥补了现有工具只能在设计后期才能发挥作用的不足,达到降低整个SoC芯片功耗的目的;同时,分析该方案实现中可能存在的问题,并给出解决方案。

摘要：随着LDPC码的广泛应用,尤其是在电池供电设备上的应用,解码器设计者面临的一个重大挑战就是如何减少其使用的存储器大小和存储器块数。行消息传递算法和基于置信传播的归一化算法的提出使得设计存储器的优化的解码器更为容易。对于一个普通的规则LDPC码来说,则存在一种性能良好且节省存储器的串行解码器结构,一个针对David MacKay的4000×8000规则LDPC码的解码器设计就是一个很好的例子。

摘要：本文以DES加密算法为例,介绍了差分功耗分析对DES进行攻击的方法,并从硬件设计实现角度提出改进措施以达到抗差分功耗分析攻击的效果。

摘要：提出了一种新的基于基23算法单路径反馈流水线结构的FFT处理器。通过对数据通路的动态调整,解除了变换点数必须是8的幂次的限制,可高效实现任意2n点的FFT/IFFT变换。并将自定义浮点格式引入流水线,同时在流水线输入端添加预处理单元,在不引入过多逻辑的情况下,有效的提高了FFT的变换精度,同时存储器的使用量降低10%。

摘要：传统的CMOS图像传感器采用3T像素结构,但由于自身结构的关系,整体性能难以满足较高的要求,4T像素结构应运而生,它比3T像素有更小的噪声,更好的性能;同时要求控制部分更加复杂。文中介绍了基于一种4T像素结构的图像传感器的设计。

摘要：本文以BULK传输为例,分析计算USB2.0总线上数据传输率的理论最大值,并且基于BULK传输讨论USBHOST的架构设计,以使整个USB系统的传输性能更加接近理论最大值。