摘要：大整数乘法是公钥加密中最为核心的计算环节,实现运算快速的大数乘法单元是RSA, ElGamal,全同态等密码体制中急需解决的问题之一。针对全同态加密(FHE)应用需求,该文提出一种基于Sch?nhage-Strassen算法(SSA)的768 kbit大整数乘法器硬件架构。采用并行架构实现了其关键模块64k点有限域快速数论变换(NTT)的运算,并主要采用加法和移位操作以保证并行处理的最大化,有效提高了处理速度。该大整数乘法器在Stratix-V FPGA上进行了硬件验证,通过与CPU上使用数论库(NTL)和GMP库实现的大整数乘法运算结果对比,验证了该文设计方法的正确性和有效性。实验结果表明,该方法实现的大整数乘法器运算时间比CPU平台上的运算大约有8倍的加速。

摘要：大数乘法是全同态加密算法中一个不可或缺的单元模块,也是其中耗时最多的模块,设计一个性能优良的大数乘法器有助于推进全同态加密的实用化进程。针对SSA大数乘法器的实现需求,该文采用可综合Verilog HDL语言完成了一个16×24 bit有限域FFT算法的FPGA设计,通过构建树型大数求和单元和并行化处理方法有效提高了FFT算法的速度。与VIM编译环境下的系统级仿真结果比较,验证了有限域FFT算法FPGA设计的正确性。

摘要：大数乘法是公钥加密系统中最为核心的模块,同时,也是RSA、全同态等加密方案里最耗时的模块,因此,快速实现大数乘法是急需解决的问题。64K点有限域NTT作为大数乘法器的关键组件,文中采用并行架构实现NTT的运算,运算中基本采用加法和移位操作,以保证实现大量的并行处理,提高了处理速度。该组件在Stratix-V FPGA上得到了实现,工作在123.78 MHz频率下,运行结果表明,在FPGA上的效率是CPU上运行速度的60倍。运行结果与GMP运算库进行比较,验证了有限域64K点NTT算法的正确性。

摘要：大数乘法是公钥加密中最为核心的计算环节之一,快速实现大数乘法单元也是RSA、El Gamal、全同态等密码体制急需解决的问题之一。目前,基于C++的NTL+GMP库函数虽然能在CPU上实现高精度的大数乘法,但其仍不能满足加密对实时性的要求。针对全同态加密应用需求,提出了一种基于Sch9nhage-Strassen算法的大数乘法GPU加速方法。通过比较相同实验平台下仅用CPU和GPU+CPU异构方法实现的大数乘法运算,验证了设计方法的正确性和有效性。实验结果表明,采用该方法实现的相同大数乘法运算所需的时间比在多核CPU平台实现所需的时间有12倍以上的加速。

摘要：在分析PCI Express 3.0总线物理层协议的基础上,提出一种实现扰频器和去扰频器的设计方案。利用可综合Verilog HDL语言在Vivado平台下完成电路的设计综合并下载到FPGA开发板进行测试与验证。验证结果表明,设计满足PCI Express 3.0总线物理层的要求,占用逻辑资源少,可应用到总线物理层的总体设计中。

摘要：逐点比较圆弧插补作为一种常见的插补算法在数控系统中广泛应用。为了进一步提高传统插补算法的速度,通过分析逐点比较法的特点简化了给进判别逻辑,提出一种改进的逐点比较圆弧插补算法实现方案。充分利用Verilog HDL语言特点,通过设计全局变量并使用FPGA丰富的内部逻辑资源实现了算法精度的可调。算法的FPGA硬件验证结果表明该实现方案具有运算速度快、插补精度可调和逻辑资源占用少的优点。

摘要：随着处理器的微结构和拓扑结构越来越复杂,结构设计空间呈几何倍数增加,导致处理器性能评估难度加大,处理器体系结构模拟器对评估处理器性能、分析性能瓶颈以及进一步的性能优化具有重要意义。针对处理器体系结构以及功能/性能评估的精度、复杂度与准确度的不同需求,分别研究功能模拟器、性能模拟器以及混合模拟器的模型结构以及模拟行为的构建方法。进一步阐述了国内外处理器厂商推出的体系结构模拟器在不同设计阶段的各类应用,结合实际应用对处理器体系结构模拟器的特征进行总结,并介绍了新型应用背景、新型处理器体系结构下体系结构模拟器的发展趋势。