摘要：随着芯片工艺演进与设计规模增加,高性能众核处理器芯片时钟网络设计面临时序和功耗的全方位挑战。为降低芯片时钟网络功耗并缓解时钟网络分布受片上偏差影响导致的时钟偏斜,在H-Tree+MESH混合时钟网络结构的基础上,结合新一代众核处理器芯片面积大及核心时钟网络分布广的特点,基于标准多源时钟树设计策略构建多源时钟树综合(MRCTS)结构,通过全局H-Tree时钟树保证芯片不同区域间时钟偏斜的稳定可控,利用局部时钟树综合进行关键路径的时序优化以实现时序收敛。实验结果表明,MRCTS能在保证时钟延时、时钟偏斜等性能参数可控的基础上,有效降低时钟网络的负载和功耗,大幅压缩综合子模块的布线资源,加速关键路径的时序收敛,并且在相同电源电压和时钟频率的实测条件下,可获得约22.15%的时钟网络功耗优化。

摘要：去耦电容是抑制电源噪声的有效方法,为平衡去耦电容插入量与去耦电容泄漏功耗,提出一种新的预布去耦电容策略,以抑制电源噪声。在芯片物理设计的布局布线阶段之前,预先均匀地插入一定数量的去耦电容,以优化去耦电容布局并改善电源噪声。实验结果表明,采用该策略后,仅增加1%的去耦电容插入量,能够减小7. 2%的瞬态电压降,且当预布的去耦电容面积占芯片总面积的4%～6%时,能够取得较好的噪声抑制效果。

摘要：应用数理统计方法,通过探讨试卷的难度、区分度、信度、效度和覆盖度等质量指标,建立了试卷质量分析系统.该系统的设计与实现立足教育测量理论,从教学实际需要出发,使系统具有可定制性,满足各学科、各专业教师的需要.