摘要：分析了CMOS带隙基准电压值的误差,给出了定量的数学表达式和相应的改进方法。在此理论指导下,用0.25μmCMOS工艺设计了一个带隙基准源,并制出芯片。基准电压的设计值为1.2V,实测结果表明,在不使用修正技术的情况下,基准电压值的均方差达3mV,温度系数(从-40°C～100°C)为20ppm/°C,电源抑制比(从2～3.3V)80μV/V,验证了理论分析的正确性。

摘要：该文提出了一种混合模式AGC,在不需要A/D转换器的条件下可以获得较好的线性,同时采用粗调与细调相结合的方法大大地降低了系统的稳定时间。该设计基于1st Silicon 0.25μm标准CMOS工艺,仿真表明,当输入信号幅度在100mV到1.3V范围内变化时,输出信号的幅度为800mV±25mV,系统的稳定时间小于3.2μs;当输入信号幅度为1V时,输出信号的THD低于-45dB;AGC的最大功耗为10mW。

摘要：CMOS折叠预处理电路的带宽和失调是限制折叠内插式ADC的动态和静态特性的主要原因之一。所设计的ADC采用一种双采样保持电路降低了对折叠器的带宽要求,获得了优良的动态特性;提出一种改进结构的全平衡折叠电路,降低了折叠器本身的失调,同时改善了ADC的静态和动态特性。仿真结果表明:在输入信号频率74.1MHz、采样频率150M时SNDR为37.2dB;INL、DNL分别为0.5/0.6LSB。芯片采用1stSilicon0.25μmCMOS工艺流片,并用于10/100Base-TPHY芯片中,测试结果表明,该ADC能正常工作,功耗为135mW,芯片有效面积0.4mm2。

摘要：与整数分频电荷泵锁相环不同,小数分频电荷泵锁相环中电荷泵对锁相环的性能有更大的影响,电荷泵的各种非理想因素将降低PLL输出相位噪声和杂散的性能.重点分析了电荷泵两种非理想因素对小数分频锁相环相位噪声和杂散的影响:非线性和电流失调.此外还分析了电荷泵电流源噪声对小数分频锁相环的影响,分析结果为优化电荷泵的电路设计提供理论依据.

摘要：该文设计了一个集成时钟恢复电路,恢复时钟的频率为125MHz。通过采用电流相减技术等补偿措施,很大程度上降低了振荡器的压控增益,从而在不影响电路性能的前提下大大地降低了芯片面积。本设计采用0.25μm标准CMOS工艺实现,有效芯片面积小于0.2mm^2,功耗仅10mW。在各种工艺角、温度以及供电电源条件下的仿真结果均表明,该电路相位偏差小于200ps,时钟抖动的峰峰值小于150ps。该文对一个采用本时钟恢复电路的100MHzPHY系统进行流片、测试,验证了时钟恢复电路能够正常工作。

摘要：设计了一个数字时钟数据恢复电路,采用相位选择锁相环进行相位调整,在不影响系统噪声性能的前提下大大降低了芯片面积。该电路应用于100 MHz以太网收发系统中,采用中芯国际0.18μm标准CMOS工艺实现,核心电路相位选择锁相环的芯片面积小于0.12 mm2,电流消耗低于4 mA。仿真与测试结果表明,恢复时钟抖动的峰峰值小于350 ps,相位偏差小于400 ps,以太网接收误码率小于10-12,电路可以满足接收系统的要求。

摘要：本论文提出了一种占空比为 5 0 %奇数分频器的实现方法 ,基于 0 2 5 μmCMOS工艺参数 ,使用CadenceSpectre对分频器进行了仿真 .当分频比为 5 ,电源电压为 2 5V ,工作温度为 2 7℃ ,分频器的输入频率为 6 5 0MHz时 ,输出信号的占空比可达 4 9 94 % .

摘要：介绍了用于 RTC 的32.76kHz 集成晶体振荡电路的设计方法,采用负阻分析方法分析了电路的振荡条件,基于0.25μm工艺参数设计了32.768kHz 晶体振荡电路,并使用 Spectre 对所设计的电路进行了仿真。

摘要：提出了一种新型的低噪声放大器,在输入管的栅极加入一个电容,使放大器的噪声性能与增益都得到明显的改善。该电路基于Chartered 0.18μm CMOS工艺设计,工作频率为2.4GHz。仿真表明,在电流消耗为300μA的条件下,提出的低噪声放大器具有更好的噪声系数与增益,分别比传统的电感源极衰减低噪声放大器改善1.9 dB与5.3 dB。

摘要：数字抽取滤波器在∑△(Sigma-delta)ADC芯片中占据了大部分的面积,为了减小芯片的面积,通过提高CIC(Cascade Integrator Comb)滤波器的降采样倍数,在整体设计中少用了1个半带滤波器,在达到相同设计目标的情况下,比使用传统结构进行设计的滤波器少用了57个乘法器、56个加法器以及61个状态寄存器,有效地减小了芯片的使用面积.