摘要：系统级芯片(SoC)集成多种外设接口,其外设接口的验证工作已经成为芯片开发最耗时的环节之一。PCIe协议为系统内部提供了高速的点对点串行互联服务,同时还支持热插拔和热交换,逐渐成为一种通用的总线协议。使用传统硬件描述语言(HDL)对PCIe接口设计进行验证时,存在短时间内难以覆盖多种设计场景和边界条件,以及验证不完备等问题。为了解决上述问题,利用统一验证方法学(UVM)搭建1个PCIe接口的验证平台。该平台采用UVM定义的框架和测试类,实现了顶层环境集成和测试约束的设计,具有可重用性强和验证全面的特点。实现的内容包括SoC系统级环境集成、待测模块设计与连接、验证平台中sequencer类和monitor类的实现,以及部分接口设计。为了确保测试用例覆盖尽可能多地设计状态和路径,针对性地划分不同功能点,并设计约束条件。通过多种覆盖率指标对测试用例的有效性和覆盖程度进行评估。实验结果表明,该验证平台能缩短验证周期,使综合覆盖率提高30%以上。

摘要：采用HHGrace 180 nm CMOS工艺实现了一款低噪声全差分电荷泵型锁相环,可为物理层芯片提供精确且稳定的时钟信号。鉴频鉴相器和分频器采用电流模逻辑电路构成基本单元,提高了锁相环的工作速度;设计了一种改进型差分电荷泵,引入共模反馈使电荷泵输出电压的静态工作点更加稳定,提高了锁相环的相位噪声性能。测试结果表明,该锁相环功耗小于24 mW,芯片面积为510μm×620μm,锁定时间小于2.5μs,相位噪声为-108 dBc/Hz@100 kHz、-113 dBc/Hz@1 MHz。