摘要：为满足Topmetal-S芯片研制需求,设计了一种低噪声电荷灵敏前置放大器。该电荷灵敏前置放大器在0.35pμm商业标准工艺上完成设计,采用单端折叠共源共栅结构,其等效输人电荷噪声约为56.47e,电荷转换增益为223.40mV/fC,上升时间为633.30ns;开环增益为74.94dB,线性度在3.70%以内的输人电荷范围为0~6.50fC。

摘要：设计了一种简单的双面单方环结构左手材料,在4.8-5.25 GHz频率范围内该材料的等效介电常数和等效磁导率同时为负.将此单方环左手材料作为覆盖层,置于中心工作频率为5.0GHz的微带天线之上.仿真和实验研究表明:相对普通微带天线而言,覆层微带天线的性能得到了明显改善,E面和H面的半功率波束宽度分别收缩了25°和20°,定向性得到了提高,5 GHz处的增益提高了3 dB,-10 dB带宽增加了600 MHz.

摘要：像素探测器因其优异的位置分辨能力在高能粒子物理实验的内径探测器中有着广泛应用,随着应用场景的发展,许多物理实验要求探测器及其读出电子学也具备高精度时间测量的能力。针对像素探测器时间测量的需求,设计完成了一款具备高事例率处理能力、高精度特点的TDC(Time-to-Digital Conversion)ASIC(Application Specific Integrated Circuit)原型电路,将来可以作为核心组成部分集成到像素探测器前端读出ASIC中。采用粗细结合的方案完成TDC的设计,其中粗时间测量基于计数器实现,细时间测量采用TAC(Time-to-Amplitude Converter)结合ADC(Time-to-Amplitude Converter)的结构实现,基于130 nm工艺完成了原型电路的设计。对TDC进行仿真,仿真结果表明,该电路可以最多处理连续11个事例,相邻事例的最短时间间隔为500 ps,bin size达到了2 ps,DNL(Differential Non-Linearity)小于2.8 ps,时间测量精度好于5 ps RMS。

摘要：基于电子设备对电源管理芯片的需求,本文设计了一种输出电压2.8 V,最大负载电流为50mA的高性能低压差线性稳压器(low-dropout regulator,LDO)。该LDO采用调整管栅极驱动技术,改善了负载瞬态响应,同时利用片外电容的等效串联电阻(Equivalent Series Resistance,ESR)补偿系统频率,保证了LDO的稳定性。在国产0.13μm Silicon-On-Insulation CMOS工艺上,实现了电路原理图和版图的设计,芯片面积(不包含PAD)为0.009 mm2。该LDO电路使用Cadence、Spectre等工具进行了仿真验证,仿真结果表明:输出电压为2.8 V,输出过冲小于8 mV,最大负载响应时间为2.1μs,相位裕度大于77°,低频时电源电压抑制比PSRR为-90 dB,负载调整率为53μV/mA,线性调整率为3.37 mV/V。

摘要：为了使非侵入性电极在研究大脑神经活动中可避免愈伤组织与免疫反应的目的,在GSMC130 nm工艺上设计并制备了一款可对神经细胞进行电刺激的高密度微电极阵列芯片,可精确地刺激个别目标神经元,并记录其电位变化。该芯片是由128行×128列像素和读出电路组成,像素整列采用卷帘式读出,每个像素由微电极及其信号处理电路组成,其像素面积为36.5μm×25.5μm。采用Cadence仿真软件对电路进行仿真,仿真结果表明,该芯片可用于高空间分辨率神经元网络活动的记录:工作电压为3.3 V,等效电荷噪声ENC为27e^(-),上升时间为1μs。

摘要：本文设计了一种能够产生256路采样时钟、低抖动的多相延迟锁相环电路。该电路由鉴频鉴相器、电荷泵、环路滤波器和压控延时链四部分组成,现采用上海华虹宏力半导体制造有限公司130 nm CMOS工艺,完成了电路设计与仿真;仿真结果表明在典型1 ns相位延迟下,输出时钟相位延迟均值为0.999 ns,相位延迟抖动为18.61ps,可应用于给开关电容阵列提供稳定的采样时钟。

摘要：基于TSMC180nm的1P6M标准互补金属氧化物半导体(CMOS)工艺,文章设计了一款8位分辨率的R-2R阶梯架构电压型数模转换器(DAC)。为了降低电阻失配对DAC性能的影响,该DAC采用了传输门结构开关,并通过后仿真与实际测试对其性能进行了对比分析。测试结果表明,在1.8V电源供电下,总版图面积为820μm×820μm,DAC总功耗为91.8μW,其最大转换速率达250M采样次数/s,微分非线性误差(D_(NL))和积分非线性误差(I_(NL))的最大绝对值分别为0.32LSB和0.52LSB。

摘要：设计了一款用于硅像素探测器读出系统的13 bit、20 MS/s流水线ADC芯片。该芯片的核心模块主要包括乘法数模单元(MDAC)、全差分跨导运算放大器(OTA)、动态锁存器、双相非交叠时钟产生电路等,并采用130 nm CMOS商业标准工艺完成了电路设计与仿真。后仿真结果表明,该ADC性能指标满足项目需求:工作电压为3.3 V,单端输入动态范围为-1~1 V,ENOB约为10.48 bits,SFDR为74.4 dB,SNDR为64.9 dB,SNR为65.1 dB,THD为78.3 dB,总功耗约为79 mW。

摘要：设计了一款基于GSMC 130 nm CMOS工艺的像素级开关电容阵列(SCA)波形采样芯片。该芯片由32×32像素阵列和读写控制电路组成,每个像素集成了裸露的顶层金属、pn结和32×32 SCA,裸露的顶层金属和pn结作为电荷收集电极,SCA用于存储波形信号,每个像素尺寸约为150μm×156μm。测试结果表明:拟合的直流传输函数与理论分析相符,该波形采样芯片的输入满量程约为1 V,单次成像模式下帧率可达10 MHz,直流噪声等效噪声电荷电子个数约为24 890,对正弦波信号采样后能够比较好地还原出原始信号波形。

摘要：对一种自刷新检纠错电路(EDAC)进行了研究与设计,并应用于单字节写操作SRAM中,提高了SRAM抗单粒子翻转效应(SEU)性能。EDAC采用hamming(12,8)编译码,实现"纠一检一"功能,数据宽度为32 bit的SRAM的EDAC由4组hamming(12,8)编译码电路组成,实现单字节操作,同时最多可纠4 bit错误。外围逻辑电路将EDAC电路纠错后的正确数据回写到SRAM对应的地址中,实现刷新功能,减少了SRAM的错误累积。同时,利用了Synopsys公司的EDA数字综合工具design compiler和Cadence公司数字后端工具Encounter在130nm Silicon-On-Insulator(SOI)工艺上进行设计,并结合SRAM的verilog模型使用Cadence公司的仿真工具NClaunch仿真验证了该EDAC电路的可行性。SOI工艺具有很好的抗辐射效果,也增强了EDAC的抗SEU性能。