摘要：随着客户需求的复杂化及先进EDA工具的使用,MCU芯片向高复杂性、高集成度、高性能发展,电路规模越来越大,这使得MCU的可测性设计变得越来越困难。介绍了传统测试结构及其局限性,以及优化后的测试结构及其测试策略,实现了CKS32F0XX芯片的测试向量产生及整体测试。

摘要：通过对反正切函数实现算法的研究,在传统CORDIC算法的基础上,提出了一种以超前进位加法器为基本单元的迭代结构,双时钟输入,完成了反正切函数的ASIC电路设计。该算法采用TSMC55 nm工艺,在Synopsys/syn10.12环境中综合实现。该算法的关键路径由原来的2.9 ns提升至1.3 ns,最高运算频率可以达到769 MHz,即优化后的CORDIC算法比优化前速率提高了2倍多。

摘要：通过对ECAN 2.0协议的深入研究,通过发送状态机以及过滤状态机实现消息的传输,完成了ECAN模块的核心逻辑设计,并通过APB总线将ECAN内嵌于DSP2F0X上,完成了ECAN的ASIC电路设计及其通讯系统的实现。主要介绍了该系统的硬件模块、连接结构和实现通信的基本配置及自检测试程序的设计。该系统的硬件实现使用verilog语言描述,采用了tcbn55lpwc工艺,在Synopsys/syn14.12环境下综合,信号传输速率最高可达1 Mb/s能力。实验结果表明,该系统完全满足CAN总线通信要求,与以往基于单片机的CAN总线通信系统相比较,具有更高的通讯效率及可靠性,同时功能也更加完备。

摘要：在充分理解HDMI-CEC协议1.4版本的基础上,提出一种消费电子控制器的ASIC电路设计方案。通过对串行接口上波形进行分析,设计了两个分工不同的有限状态机来处理协议的两个重要部分:比特位时序和信息构成。利用可综合Verilog语言完成了消费电子控制器IP核的设计,并且通过NC-Verilog的仿真工具和FPGA开发板验证其功能。仿真结果表明,该设计完全符合HDMICEC通讯接口模块的要求,并且可以作为IP广泛应用于支持HDMI接口的SoC开发中去。

摘要：通过对正余弦函数实现算法的研究,在传统CORDIC算法的基础上,提出了一种分层次超前进位加法器,并以此为基本单元迭代完成了正余弦函数计算算法的设计。该算法采用TSMC 65nm gpg工艺,在Synopsys/syn10.03环境中综合实现,通过NC-SIM仿真和流片验证,加法器运算时间由1.8ns减少到0.42ns,整个系统运算吞吐量也相应提高了3倍。

摘要：随着超深亚微米工艺的发展和So C基于IP核的设计,使芯片逻辑功能越来越复杂,需要更多的引脚和测试资源。为了满足不同客户的需求,要求芯片的引脚数有灵活性,这直接导致了对芯片测试资源使用有所限制。使用较少的硬件资源,完成复杂的逻辑功能测试,是芯片测试逻辑设计的核心技术之一。主要介绍对ADC所需的测试资源的优化,首先介绍了传统ADC测试结构及其局限性,然后介绍了ADC优化后的测试结构,使之能够在较少芯片引脚资源的条件下保证测试灵活性。在此基础之上,搭建了ADC数模仿真环境,并使用NC-SIM软件对ADC基本功能进行了仿真测试。