摘要：针对片上树型网络设计,采用胖树结构来降低根节点阻塞的瓶颈效应,同时以低响应时间作为主要指标,基于该胖树结构提出了一种由交叉点开关网格组成的网络结构.网络设计中,采用了一种面向变消息优先级的树型结构来缩短部分关键路径的级数;同时利用设置参数的方式增强对向上和向下消息传输路径的控制,使得整体级数从2logn减少到logn+log(logn).该设计仍保持着树型结构传输局部性的优点,最差响应时间为Ο(logn),且网络规模越大,树中相应节点间的可行路径越多、容错能力越强.

摘要：针对浮点乘仿真验证时覆盖率不全面和边界角用例定位难的问题,提出一种随机法和Hensel lifting理论联合的浮点乘测试用例生成方法.首先通过分析测试用例生成域设计了一个浮点乘测试用例产生及功能仿真平台;然后利用Hensel lifting理论提出一种统一的边界角浮点乘测试用例生成模型.将所提方法用于文中设计的功能仿真平台中,并将该平台与典型浮点测试工具集进行浮点乘性能比较的实验结果表明,该方法可使浮点乘检错率随浮点数位宽的增加而提升,最高增幅可达9.77%,比随机法检错率平均提高15.98%,比典型浮点测试工具集检错率平均提高1.9%.

摘要：浮点加减运算是现代数字信号处理应用中非常频繁的操作,介绍了字长为20位的TIDSP浮点数在VirtexTM-E系列FPGA上的实现,这种设计在用三拍实现浮点加减运算时,速度达到了80M以上。

摘要：目前系统间通讯问题已经成为制约嵌入式系统性能提高的瓶颈。基于目前嵌入式系统对实时性和系统开销的要求,文章提出了一种嵌入式实时通讯控制器设计,用FPGA实现了同步串行通讯,集成了中断和DMA控制器及双端口存储器,实现了可配置的通讯控制和数据存储功能,并已在某通信产品样机中应用。

摘要：针对浮点乘仿真验证中测试用例空间大、覆盖不全面和边界角用例定位困难等问题,提出了一种基于Hensel引理的规格化边界角浮点乘测试用例生成模型,并从正规格化和负规格化边界角浮点数两方面对测试用例及乘积结果进行了分类讨论.结果表明,与传统的边界角验证法相比,文中模型的平均检错率提高了约7.39%,不同浮点数位宽下的浮点乘检错率最高可增加9.77%,有效提高了浮点乘功能验证的覆盖率和设计可靠性.

摘要：针对嵌入式图像匹配计算特点 ,采用TMS32 0C6X系列处理器作为并行神经处理单元 ,设计了一种基于TMS32 0C6X系列处理器HPI(Host Port Interface)互连的神经网络图像匹配多处理机系统 ,在这种并行计算系统中 ,包括一个主控计算单元和三个并行神经计算单元 ,主控计算单元通过HPI接口与各个神经匹配处理单元直接连接 ,通过HPI接口 ,主控计算单元可以直接访问各个神经元的片上和片外存储器 ,实现实时图像数据的直接转发和神经元中间运算结果的读取 .理论分析表明 ,该设计可有效优化神经计算结构 ,提高图像匹配的实时性 .

摘要：本文简要介绍一种固态记录器，介绍了它的基本结构、组成、工作过程和技术指标。

摘要：高性能DSP处理器与FLASH存储器的接口设计是开发基于TMS320C6000系列DSP的嵌入式实时系统的一项重要技术。以基于三个TMS320C6201/6701DSP芯片开发成功的嵌入式并行图像处理实时系统为例,介绍了高性能DSP处理器与FLASH存储器的接口设计技术以及引导程序的生成。

摘要：系统阐述了典型多核处理器Cell处理器的结构,详细介绍和分析了Cell处理器结构设计特点,如异构结构设计、电源功耗设计、存储访问设计和互连总线设计等;介绍了Cell处理器编程模型和应用划分模型,最后介绍了Cell处理器发展现状及趋势.Cell处理器独特的设计为多核处理器结构设计和关键技术研究提供新的设计思路和方法,具有很好的参考和指导意义.

摘要：在嵌入式系统小型化和高速化的要求趋势下,实时图像处理系统中用通用DSP或专用集成电路来实现算法的计算和控制有一定的不足。文章讨论了一个以通用DSP和FPGA构成的实时图像处理系统的设计方法,最后对某一具体实时图象处理系统设计方案做了阐述。