摘要：Instance segmentation plays an important role in image *** Deep Snake algorithm based on contour iteration deforms an initial bounding box to an instance contour end-to-end,which can improve the performance of instance segmentation,but has defects such as slow segmentation speed and sub-optimal initial *** solve these problems,a real-time instance segmentation algorithm based on contour learning was ***,ShuffleNet V2 was used as backbone network,and the receptive field of the model was expanded by using a 5×5 convolution ***,a lightweight up-sampling module,multi-stage aggregation(MSA),performs residual fusion of multi-layer features,which not only improves segmentation speed,but also extracts effective features more ***,a contour initialization method for network learning was designed,and a global contour feature aggregation mechanism was used to return a coarse contour,which solves the problem of excessive error between manually initialized contour and real ***,the Snake deformation module was used to iteratively optimize the coarse contour to obtain the final instance *** experimental results showed that the proposed method improved the instance segmentation accuracy on semantic boundaries dataset(SBD),Cityscapes and Kins datasets,and the average precision reached 55.8 on the SBD;Compared with Deep Snake,the model parameters were reduced by 87.2%,calculation amount was reduced by 78.3%,and segmentation speed reached 39.8 frame·s−1 when instance segmentation was performed on an image with a size of 512×512 pixels on a 2080Ti *** proposed method can reduce resource consumption,realize instance segmentation tasks quickly and accurately,and therefore is more suitable for embedded platforms with limited resources.

摘要：简洁非交互式零知识证明能够生成长度固定的证明并快速进行验证,极大地推动了零知识证明在数字签名、区块链及分布式存储等领域的应用。但其证明的生成过程极其耗时且需要被频繁调用,其中数论变换是证明生成过程的主要运算之一。然而现有的通用数论变换硬件加速方法难以满足其在简洁非交互式零知识证明中大规模、高位宽的要求。针对该问题,提出一种数论变换多级流水硬件计算架构。针对高位宽计算需求对高位模运算进行优化,设计了低时延蒙哥马利模乘单元;为了加速大规模计算,通过二维子任务划分将大规模数论变换任务划分为小规模独立子任务,并通过消除数据依赖实现了子任务间计算流水;在子任务多轮蝶形运算之间采用数据重排机制,有效缓解了访存需求并实现了不同步长蝶形运算间的计算流水。所提出的数论变换计算架构可以根据现场可编程门阵列(FPGA)片上资源灵活扩展,方便部署在不同规模的FPGA上以获得最大加速效果。所提出的硬件架构使用高层次综合(HLS)开发并基于OpenCL框架在AMD Xilinx Alveo U50实现了整套异构加速系统。实验结果表明,相比于PipeZK中的数论变换加速模块,该方法获得了1.95倍的加速比;在运行当前主流的简洁非交互式零知识证明开源项目bellman时,相比于AMD Ryzen 95900X单核及12核分别获得了27.98倍和1.74倍的加速比,并分别获得了6.9倍、6倍的能效提升。

摘要：图像放大应用场景广泛,使用插值的图像放大计算速度块,但基于插值的放大处理放大效果一般,基于卷积神经网络模型的图像放大效果优秀,但是处理速度不够,本文采用一种简易的双层模型实现图像放大,并通过FPGA设计实现双层模型硬件加速器,在PYNQ-Z1板卡上通过软件方式调用双层模型加速器进行图像放大,从而实现了软硬件协同的图像放大系统,本文设计的图像放大系统比三次卷积插值处理速度快22%,放大效果上PSNR高0.76,有着明显的视觉提升效果。

摘要：当前,卷积神经网络已在图像分类、目标检测等计算机视觉领域被广泛应用。然而,在前向推断阶段,许多实际应用往往具有低延时和严格的功耗限制。针对该问题,采用参数重排序、多通道数据传输等优化策略,设计并实现了一种基于FPGA的SIMD卷积神经网络加速器架构。以YOLOv2目标检测算法为例,介绍了将卷积神经网络模型映射到FPGA上的完整流程;对加速器的性能和资源耗费进行深入分析和建模,将实际传输延时考虑在内,缩小了加速器理论时延与实际时延的误差;改进了加速器架构中的输入和输出模块,有效提高了总线带宽的实际利用率。实验结果表明,在Zedboard上获得了30.15 GOP/s的性能,与Xeon E5-2620 v4 CPU相比,能效是其120.4倍,性能是其7.3倍;与双核ARM-A9 CPU相比,能效是其86倍,性能是其112.9倍。

摘要：针对深度学习在高分辨率遥感图像下棕榈树检测方面所面临的准确率不高和检测效率低下的问题,从算法优化和异构硬件平台加速两方面提出一种有效可靠的解决办法。以YOLOv3目标检测算法为例,采用扩大特征选择、加大多尺度特征融合的优化策略,提高了算法对高分辨率的棕榈树的检测准确度。在前向推理过程中,许多应用场景在要求模型高性能的同时往往会有严格的功耗限制。针对这个问题,采用权重整形8位量化和计算核心复用的优化策略,设计了一个基于SIMD的高效卷积计算引擎。此外,对输入模块进行了加速改进,通过对输入图片进行维度变化、向量化处理后,以写队列的方式传送给输入模块,提高了总线带宽的利用率。实验结果表明,经过算法优化后的模型准确率达到了97.84%,在基于Intel Arria10的异构硬件平台上可以获得1.4 TOPS性能,与i9-9980XE CPU相比,性能是它的7.51倍,能效是其33.02倍,与Nvidia推理端专用加速器P40比,能效是其1.2倍。

摘要：以一种计算机组成原理实践教学MOOCs平台的交互设计为对象,重点研究了以工作坊"兴趣小组"形式组织在线实践活动,并贯穿从知识学习、动手实验到开展创新项目及竞赛的所有环节。促进学生与教师之间、学生之间的互动交流,并以更加灵活的方式组织不同规模、不同地域乃至不同领域的人员进行交流与合作,提升学习及实践效果。将该模型应用于计算机组成原理"硬件结构设计"课程设计中,延展了兴趣小组适用的时间和空间,提升了该课程设计的教学效果。

摘要：随着互联网的数据量呈爆炸式增长,以纯软件方式运行的SM4算法速度慢、CPU占用率高,而基于Verilog/VHDL实现的现场可编程门阵列或专用集成电路存在灵活性差、升级维护困难等问题。为了解决上述问题,提出了一种SM4国密算法的异构可重构计算系统的设计方案,采用高层次综合和异构可重构技术,通过优化数据内存分配与传输、优化循环、矢量化内核以及增加计算单元等方式,设计了SM4算法电子密码本模式和计数器模式的定制计算架构,并将该系统部署在FPGA异构平台。实验结果表明:SM4-ECB和SM4-CTR两种主流工作模式的定制计算架构在Intel Stratix 10 GX2800上,吞吐率分别达到109.48 Gbps和63.73 Gbps,是Intel Xeon E5-2650 V2 CPU上对应模式吞吐率的232.63倍和141.62倍。以此核心模块(包含数据输入、加解密、输出)的整体异构可重构计算系统的性能也分别达到了纯软件方式的4.90倍和3.56倍。该方案不仅实现了针对特定模式进行定制加速,而且可以通过硬件重构灵活支持不同的计算模式,兼顾了系统的灵活性和高效性。

摘要：针对应用场景中不同哈希算法乃至多哈希算法组合的高速计算需求,纯软件方式难以满足性能需求,基于FPGA或ASIC的硬件方式又面临灵活性不足的问题,设计了一种异构且加速端硬件可重构的哈希算法高能效计算系统。计算系统由算法硬件加速模块、数据传输模块、多线程管理模块实现,并且通过硬件的动态可重构设计提升了计算能效。实验结果表明,在Intel Stratix10 FPGA异构计算平台上,针对加解密计算,选择MD5、SHA-1、SHA-256、SHA-512和RIPEMD-160算法作为测试对象,所实现的系统相比Intel Core I7-10700CPU,最高可获得18.7倍的性能提升和34倍的能效提升,相比NVIDIA GTX 1650 SUPER GPU,最高可获得2倍的性能提升和5.6倍的能效提升。

摘要：高性能且低功耗地进行大规模类脑仿真是类脑计算所需解决的最具挑战的问题之一。目前类脑计算的实现方式主要分为硬件实现和软件实现两种。通过硬件实现的专用类脑计算芯片与系统可以提供更佳的能效指标,但代价高、适应性差;基于软件方式的仿真(如NEST)拥有完整的应用生态,可用性好但存在计算速度慢的问题。如果将两种实现方式相结合,通过软硬件协同设计,可以在保证良好应用生态的同时获得更高的计算能效,提出了一种基于FPGA异构平台PYNQ集群的NEST类脑仿真器的高能效实现(PEST)。通过构建大规模PYNQ集群,设计软硬件数据交互接口实现基于NEST仿真器的规模可伸缩类脑计算系统,针对IAF神经元进行FPGA硬件电路设计,利用MPI分布式计算等方式提升了NEST计算效率。实验结果表明:针对不同的计算模型,在PYNQ集群最佳适配情况下,PEST上神经元更新部分的性能相比AMD 3600X提升超过4.6倍,相比Xeon 2620提升超过7.5倍;PEST的更新能效比相比3600X提升超过5.3倍,相比Xeon 2620提升超过7.9倍。

摘要：为了解决金融FAST(financial information exchange adapted for streaming)协议面临的纯软件解码延迟高,FPGA(field programmable gate array)硬件解码开发周期长、更新困难的问题,提出了基于OpenCL和HLS的硬件解码模式。通过对FAST数据解码的标记、切分、合并、解码模块进行流水优化,对切分和字段解码进行并行操作,将数据的输入输出改为流式接口减少I/O口的延时以及对切分数组进行分割映射等优化方式实现了解码过程低延迟、低抖动。实验结果表明,相比纯软件解码,本文提出的解码器处理速度提升了11倍,解码延迟缩短至1/6,抖动幅度控制在10 ns之内。相比传统HDL方式的FPGA定制硬件开发,开发效率可提升3~4倍,从而更好地满足产品更新换代的需求。