摘要：In order to take into account the computing efficiency and flexibility of calculating transcendental functions, this paper proposes one kind of reconfigurable transcendental function generator. The generator is of a reconfigurable array structure composed of 30 processing elements （PEs）. The coordinate rotational digital computer （CORDIC） algorithm is implemented on this structure. Different functions, such as sine, cosine, inverse tangent, logarithmic, etc., can be calculated based on the structure by reconfiguring the functions of PEs. The functional simulation and field programmable gate array （FPGA） verification show that the proposed method obtains great flexibility with acceptable performance.

摘要：为了探索图形处理器的自主开发,设计了一款基于经典流水线结构、支持OpenGL核心函数的图形加速器,并对其中几何变换、投影变换和视窗变换的关键操作——矩阵运算、图元装配以及光栅化等单元进行了优化设计以提高效率,支持Gouraud着色、光照、全屏抗锯齿、纹理贴图等效果.为保证电路功能的正确性,构建了基于C/C++的软件仿真平台和基于SystemVerilog的硬件仿真平台,并采用Altera公司的EP2C70F896C6搭建原型系统,电路规模约占FPGA总资源的83%,工作频率可达100MHz.经过大量实例测试,图形加速器具备基本的图形渲染能力.

摘要：由于在计算机视觉算法中涉及大量超越函数的运算,为了加快算法在视觉阵列处理器上的运行速度,满足视觉应用的实时性需求,提出了一种调整截距分段线性逼近算法,并基于此设计了一种定点运算系统和对数运算系统混合的超越函数硬件流水线结构.新算法实现了正余弦函数的近似计算,并通过对数/指数计算转换、采用对数运算系统实现了反正切、开平方根、指数运算、对数运算等超越函数的计算.通过数百个随机数据的仿真验证,表明该结构可有效地降低计算误差,提高吞吐率.基于SMIC 0.13μm CMOS集成电路工艺对混合计算系统进行了综合,电路工作频率达200MHz.

摘要：针对卷积神经网络(CNN)中卷积核的多样性导致加速器难以实现高效计算的问题,提出了一种可重构卷积神经网络加速器实现方法。加速器包括18个处理引擎(PE),每个PE包含9个乘累加单元,3个PE构建一个5×5卷积核实现卷积核重构,调度器通过控制每层所需的卷积核大小和通道数分配PE实现卷积处理。加速器支持常见的3×3,5×5卷积核的网络模型,加速器采用数据复用以及并行处理的设计方法,有效降低了存储访问次数,提高了加速器的计算高效性。通过对AlexNet进行验证,实验表明:使用XC7Z045平台在150 MHz的工作频率下,能效比可以达到16.89 GOP/s/W,相比于当前典型设计,能效比分别有410%,270%,78%,19%的提升。

摘要：时钟数据恢复电路是高速多通道串行收发系统中接收端的关键电路,其性能的优劣直接影响了整个系统的功能。描述了双环时钟数据恢复电路利用相位正交的参考时钟进行工作的原理,分析了传统的正交时钟产生方案,提出一种新的相位插值-选择方案并给出了CMOS电路实现。在SMIC0.18μm CMOS工艺下采用Cadence公司的仿真工具Spectre进行了晶体管级验证,结果显示,利用该电路恢复出来的时钟对数据进行重定时,能较好地消除传输过程中积累的抖动,有效地提高了输入抖动容限。

摘要：绝大多数图计算应用都可以映射为稀疏矩阵和向量运算,稀疏向量的比较运算是稀疏矩阵向量运算的计算瓶颈,为解决图计算加速器中稀疏矩阵列向量比较问题,设计一种稀疏向量比较运算电路,主要包括64个比较运算电路和一个共享存储单元。基于Verilog HDL语言完成电路设计,以SNAP(Stanford Network Analysis Project)上的Flickr数据集为例,在ModelSim SE-6410.1c完成验证工作,采用Xilinx公司的ISE开发环境对硬件电路进行综合,实验结果表明,该电路的工作频率可以达到264 MHz。

摘要：针对电动汽车高度集成的电力驱动系统可能带来电磁兼容性问题,讨论国际上现行电动汽车电磁干扰(electromagnetic interference,EMI)测试标准中汽车工作状况设置,指出动态车辆工况设置及测试方法研究的必要性。并设计动态车辆工况信息直接、间接测量方案,实时获取车速ν_V、负载扭矩T_V、制动力F_S参数信息;其次,提出在动态车辆工况下特征频率提取采用实时频谱分析仪,最大发射值测量采用接收机的EMI测试方法;最后,提出读写时间戳法,实现动态车辆工况信息、EMI测试数据匹配。该集成方案可实现电动汽车动态工况下的EMI测试,且测试数据时间戳无累计误差。

摘要：片上光互连高带宽、低延时和低功耗的特点可以有效缓解多核处理器中电互连方式的通信瓶颈。片上光路由器是片上光网络设计中必不可少的组成部分。但随着处理器规模的逐渐增大,传统的4端口和5端口已经无法满足现有的网络密度需求。同时随着光互连网络规模的扩大,出现了通信阻塞、微环谐振器利用率低等问题。本文提出了一个8端口片上光路由器LONE,可以实现8端口之间的任意通信且不会出现阻塞。OMNET++仿真结果表明,与同规模光路由器相比,LONE提高了微环谐振器的利用率,微环谐振器的使用数量减少了41.67%以上;插入损耗降低了27.05%以上;在面积成本方面也具有一定的优势,面积开销减少了10%以上;同时LONE结构最大的特点在于结构简单,容易扩展,适应高密度的网络需求。

摘要：提出了一种模式可配置的单精度浮点乘法器设计方案。利用90 nm互补金属氧化物半导体(complementary metal oxide semiconductor,CMOS)工艺设计了基于原码一位乘法、基4-Booth算法和Wallace树型算法等3种常用定点数乘法的浮点乘法器,测试了3种乘法器的性能。在乘法器的尾数乘法部分添加模式选择模块,根据应用场景对频率、功耗和面积3个性能的不同需求选择和切换相应的算法,以满足不同应用对对处理器性能的要求。实验结果表明,与ifpmul32方法相比,所提设计的延时降低了57%,最低功耗降低了76.6%。与粗粒度可重构处理器实现的浮点乘法器相比,计算一次浮点乘法所需时钟周期数平均减少了87.3%。

摘要：采用SMIC 0.18μm CMOS工艺,设计了高速收发器中双模1:8/1:10解复用电路。解复用电路采用半速率结构,基于电流模式逻辑完成对2.5 Gb/s差分数据1:2解复用电路;基于交替反相的锁存器和反馈逻辑完成双模4/5时钟分频和占空比调节;通过适当的相位控制实现了由相位控制链、交替存储链和同步输出链构成的1:4/1:5模式可选的数字CMOS解复用电路;1:2与1:4/1:5解复用级联完成1:8/1:10串并转换。采用数模混合仿真方法对电路进行仿真,结果表明该电路能可靠工作。