摘要：Precoding and space-time block coding （STBC）techniques using the uniform channel decomposition （UCD）are proposed to improve the bit error rate （BER） of themultiple-antenna communication system, but at a cost of areduced data rate. In order to achieve a higher overall systemperformance, a novel adaptive transceiver architecture whichflexibly combines both UCD and UCD ＋ STBC technologies isproposed. The channel state information （CSI） feedback pathwas added to the precoder to select which coding method wasto be used, i.e. UCD alone or UCD ＋ STBC. With thesmaller constellation sizes, Matlab simulation results showthat, the adaptive transceiver architecture will select the UCD-only mode under the higher SNR conditions in order to achievea higher bit rate. The UCD ＋ STBC mode will be selectedunder the lower SNR conditions （e. g., SNR 〈 10 dB） inorder to maintain good BER performance at the cost of areduced data rate. This architecture was implemented andverified using both UMC 0.18 ASIC process technology and aXilinx xc4vlx Virtex-4 FPGA at 150 MHz. The simulationresults demonstrate that the required number of reconfigurablearithmetic unit slices grows linearly with the channel matrixsize, while the number of adder array unit and reconfigurablelogic unit slices increases slightly with the constellation size.

摘要：针对高动态环境下的雷达连续智能抗干扰决策和高实时性需求问题,本文构建了一种适用于雷达智能抗干扰决策的深度Q网络(Deep Q network,DQN)模型,并在此基础上提出了一种基于现场可编程门阵列(Field programmable gate array,FPGA)的硬件决策加速架构。在该架构中,本文设计了一种雷达智能决策环境交互片上访问方式,通过片上环境量化存储和状态迭代计算简化了DQN智能体连续决策时的迭代过程,在实现智能体深度神经网络的并行计算与流水控制加速的同时,进一步提升了决策实时性。仿真和实验结果表明,在保证决策正确率的前提下,所设计的智能抗干扰决策加速器相比已有的基于CPU平台的决策系统,在单次决策中实现了约46倍的速度提升,在连续决策中实现了约84倍的速度提升。

摘要：阐述Word设计文档自动生成平台的框架结构,提出了结合VBA、ADO和ASP等技术的设计思路,并详细介绍了文档自动生成平台软件的具体实现,包括建立文档模板数据库、设计文档模板定制工具和用于设计文档自动生成的B/S模式应用程序。该平台成功应用于卫星热控系统的文档设计,极大地提高了设计工作的时效性和规范性。

摘要：为解决面向特定应用的片上网络(network on chip,NoC)设计中的低能耗问题,提出基于遗传算法的层次化拓扑生成方法(genetic algorithm based topology generation,GATG)。该方法以降低网络通信能耗为目标,在满足带宽和延时约束下,根据给定应用的通信需求和路由器结构特征,自动将IP核映射到所选路由器单元。同时提出一种基于递归实现的路径构建算法嵌入GATG,用于确定IP核间的通信路径,从而构建路由器之间的链路,最终生成专用的不规则的NoC拓扑结构。实验结果表明,GATG生成结果与采用规则二维Mesh结构相比平均降低能耗46.5%,并可节省52.7%的路由器资源开销。

摘要：片上网络(Network on chip,NoC)是复杂片上系统(System on chip,SoC)设计中通信问题的解决方案。本文介绍了多种NoC体系结构,并提出了一种基于OPNET的高层次建模和仿真方法,以根据平均延时和吞吐量评估体系结构性能。本文在不同通信负载和通信模式下对NoC体系结构进行了仿真实验,对比分析的实验结果可为特定应用的NoC设计中选择最佳互连体系结构提供依据。最后通过MPEG4解码器映射到各种NoC体系结构的应用,进一步证明了该仿真评估方法的有效性。

摘要：根据对时钟同步装置守时误差的分析,提出了一种通过降低测量误差进一步提高守时精度的同步时钟装置设计方案。该方案利用时钟内插方法降低全球定位系统(GPS)秒脉冲周期测量误差,对秒脉冲均值进行余数补偿消除均值计算中的引入误差,从而提高同步时钟装置的守时精度。根据所提方案设计了基于AMBA APB总线的通用高精度同步时钟知识产权(IP)核,并利用ARM Cortex-M0内核在现场可编程门阵列(FPGA)中构建了具有高精度同步时钟IP的片上系统(SoC)进行测试验证。测试结果表明,基于所提方案设计的通用高精度同步时钟IP核所生成的同步时钟精度在20 ns以内,守时误差在每小时300 ns以内。

摘要：机构的自由度是指机构具有的独立运动参数。机构在运动中,其自由度数必须等于原动件的个数。否则机构将不称之为机构。可以说自由度计算是机构设计不可缺少的理论保证。应用这一理论,并结合事例给出几种解决办法。

摘要：针对高性能低功耗的片上网络设计问题，提出一种多重约束下的电压频率岛划分方法．该方法以优化片上网络系统总能耗为目标，综合考虑电压频率岛个数、传输延时及网络中各PE节点的可靠性等多重约束条件，构建了适用于ILP的数学模型以解决片上网络的电压频率岛划分问题．使用LPSolve求解器对所建模型求解，并从E3 S测试基准中选用多组测试用例和一个多媒体系统实例，验证了该方法的有效性．实验结果表明，该电压频率岛划分方法可在满足多重约束条件的同时，更加合理地划分片上网络的电压频率岛，有效地降低网络能耗．相比于随机划分方法和其他经典的划分方法，该方法可降低能耗9．1％～33．6％和16．7％．

摘要：提出一种基于Spidergon的通用三维拓扑结构及其拓扑生成方法。该方法在三维拓扑结构原型基础上,通过该拓扑的延时模型建立拓扑结构和延时时间的关系,并以此确定最小化延时时间条件下的拓扑结构。同时设计了针对该结构的自适应路由算法。该算法以纵向路由为优先方向,通过自适应寻找源节点和目的节点的等效最短路径提高网络吞吐量。仿真结果表明,同等规模的3-D Spidergon与3-Dmesh结构相比,在网络近似饱和的情况下,该拓扑的延时时间比3-Dmesh低17%,吞吐量高16.7%。

摘要：针对专用片上网络(Network on Chip,NoC)全局通信事务管理和可靠性设计问题,提出片上网络监控器的概念,用于获取全局网络实时状态信息及执行路径分配算法,基于此提出一种动态路由机制DyRS-NM.该机制能检测和定位NoC中的拥塞和故障链路,并能区分瞬时和永久性链路故障,采用重传方式避免瞬时故障,通过重新路由计算绕开拥塞和永久性故障.设计实现了RTL级网络监控器和与之通信的容错路由器模块,并将MPEG4解码器应用映射至基于网络监控器的4×4Mesh结构NoC体系结构中,验证了系统性能以及面积功耗开销.相比静态XY路由和容错动态路由FADR,DyRS-NM机制在可接受的开销代价下获得了更优的性能.