摘要：传统的静态串扰噪声识别算法只验证耦合电容和噪声幅值信息,没有考虑噪声宽度对电路逻辑功能的影响,所以给出的结果过于保守,导致设计收敛的时间被延长。文章在传统算法的基础上增加了噪声宽度这一识别指标,克服了以往算法结果过于保守的缺点。实验表明,通过验证噪声幅值和宽度指标,算法准确地识别出对电路逻辑功能产生影响的静态串扰噪声,为IC设计的后端优化提供了准确信息。

摘要：低功耗设计已经成为片上系统(SoC)设计的主题.当今的设计已经从过去的性能、面积二维目标转变为性能、面积和功耗的三维目标.本文深入探讨了片上系统设计中的低功耗设计策略,在晶体管和逻辑门级、寄存器传输级和系统结构级各设计抽象层次上阐述了低功耗设计所面临的问题,并给出了各级的低功耗优化策略.

摘要：文章讨论了动态时序分析算法及其在纳米级IC设计中的应用.首先,针对静态敏化算法存在的静态伪路径(StaticFalsePath)问题,提出了动态敏化算法,分析了静态敏化和动态敏化的关系.最后讨论了在电源噪声和串扰噪声影响下的动态时序分析.实验结果表明,串扰噪声条件下的动态时序分析结果比静态时序分析给出的保守结果准确得多.

摘要：讨论了静态时序分析算法及其在IC设计中的应用。首先,文章讨论了静态时序分析中的伪路径问题以及路径敏化算法,分析了影响逻辑门和互连线延时的因素。最后通过一个完整的IC设计流程介绍了静态时序分析的应用。

摘要：本文给出了一个布线后减小串扰噪声的算法。该算法通过调整逻辑门和互连线的尺寸有效地减小了串扰噪声,在减小噪声的同时约束电路的最大延时,使得在串扰噪声和时序都满足约束的条件下最小化芯片面积。算法保证了改变逻辑门和线网尺寸不会破坏电路的时序约束。实验结果证明,本算法有效地减小了串扰。此算法不需回到布线阶段来优化串扰,减少了设计迭代次数,加快了设计收敛时间。

摘要：提出了动态串扰噪声的识别算法.针对基于传统静态时序分析的结果过于保守的缺点,本算法引入了混合时序分析,缩小了时间窗区间,为动态串扰噪声的识别提供了准确的时序信息,与此同时,通过测试生成来验证信号间的逻辑关系,根据这些准确的时序及逻辑信息,识别出动态串扰噪声.

摘要：提出了一个全面识别静态和动态串扰噪声的算法框架,在静态串扰噪声的识别中,通过静态串扰噪声的峰值以及噪声宽度信息来识别串扰目标。在动态串扰噪声的识别中,引入了混合时序分析,缩小了时间窗区间,并通过测试生成来验证信号间的逻辑关系,通过这些准确的时序及逻辑信息,识别出串扰目标。