摘要：This paper presents a macroblock-level (MB-level) decoding and deblocking method for supporting the flexible macroblock ordering (FMO) and arbitrary slice ordering (ASO) bit streams in H.264 decoder and its SOC/ASIC implementation. By searching the slice containing the current macroblock in the bit stream and switching slices correctly, MBs can be decoded in the raster scan order, while the decoding process can immediately begin as long as the slice containing the current MB is available. This architectural modification enables the MB-level decoding and deblocking 3-stage pipeline, and saves about 20% of SDRAM bandwidth. Implementation results showed that the design achieves real-time decoding of 1080HD (1920×1088@30 fps) at a system clock of 166 MHz.

摘要：利用半带滤波器中冲激响应的对称性 ,引进新算法实现乘加运算块内的操作 ,改变内存存储和寻址方式 ,设计了低功耗、高速率的抽取和内插数字滤波器的集成电路 .实验结果表明 ,它大大改善了滤波器的功耗、速率等性能 ,减少了卷积运算中的移位次数和加法器数目 。

摘要：提出了一种面向SOC平台的高效H.264解码架,通过解码和去块效应的宏块级流水线化处理,解决了视频流支持灵活的宏块排序(FMO)和任意条带顺序(ASO)技术时码流内的宏块次序与去块效应操作中要求的光栅扫描顺序不同的矛盾,更有利于硬件实现。在硬件设计中,采用cache缓存法暂存用于去块效应的临时数据,同时采用双并行总线满足较高的系统带宽要求。FPGA和SOC的实现结果表明,在系统时钟为166 MHz时,设计结果完全满足1080HD(1920×1088@30 fps)的解码要求。

摘要：采用基于最小偏差逼近多项式和递推法求解待定系数方程的方法 ,开发了一套内插式过采样 ∑ Δ调制器设计自动化软件 ,动态调整调制器的结构参数 ,使∑ Δ调制器的性能得到优化 .给出了一个具体的内插式∑ Δ调制器的设计实例 ;为了解设计的性能 ,给出了该∑ Δ调制器的谱特性 .实验结果证明 ,使用该自动化软件 ,可以进行采用过采样技术的数 -模转换器中内插式∑

摘要：作为数字卫星视频广播(DVB-S)接收芯片的核心组件,给出了一种全数字正交相移键控(QPSK)接收解调器的设计.该解调器由载波频率恢复、载波相位恢复、符号同步3个环路为主要部分构成,具有良好的抗噪声性能、较低的系统差损和适中的算法复杂度.介绍了3个环路的具体设计,并给出了优化的环路参数和仿真结果.最后给出了FPGA实现的结果.

摘要：时序重排是一种同步时序电路性能优化的重要方法 .文中提出了一种改进时序重排算法 ,使时序重排可以更有效地与其它组合优化算法结合起来 ,共同提高同步时序电路的速度 .在各种不同的测试电路上得到的实验结果显示 ,这种算法在与其它组合优化方法的结合上 。

摘要：提出了一种新的控制 /数据流图 ( CDFG)的格式 ,这种 CDFG与过去一般所使用的 CDFG的最大区别在于这里的 CDFG引入了布尔节点 ( Bool-node)的概念 .文中介绍该这种新格式的具体细节 ;并给出了该 CDFG的实例和表示它的数据结构 。

摘要：提出了一种改进时序重排算法 ,使时序重排可以更有效地与其他组合优化算法结合起来 ,共同提高同步时序电路的速度 .在各种不同的测试电路上得到的实验结果显示 ,这种算法在与其他组合优化方法的结合上 ,较以往的时序重排算法有很大的改进 .

摘要：扫描线算法是集成电路版图运算的主流算法，排序在其中占有相当大的工作量．针对集成电路版图的特点，提出一种线性的排序算法，其时间复杂度为Ｏ（Ｎ），比通常的快速排序算法时间复杂度（Ｏ（ＮｌｏｇＮ）低，适用于基于扫描线算法的集成电路版图运算．对于层次式设计的版图。

摘要：基于变换化简法 ,提出了一种改进的适用于局部逻辑网络优化的多级逻辑优化算法 .通过计算逻辑网络中门或连线处的可观测性无关项 ,可迅速得到最大允许函数集 ,从而节省了计算时间 ,并且提高了原算法的适用性 .实验结果表明 ,改进后的算法可用于大规模集成电路的设计 .