摘要：In this article, a parallel hardware processor is presented to compute elliptic curve scalar multiplication in polynomial basis representation. The processor is applicable to the operations of scalar multiplication by using a modular arithmetic logic unit （MALU）. The MALU consists of two multiplications, one addition, and one squaring. The two multiplications and the addition or squaring can be computed in parallel. The whole computations of scalar multiplication over GF（2^163） can be performed in 3 064 cycles. The simulation results based on Xilinx Virtex2 XC2V6000 FPGAs show that the proposed design can compute random GF（2^163） elliptic curve scalar multiplication operations in 31.17 μs, and the resource occupies 3 994 registers and 15 527 LUTs, which indicates that the crypto-processor is suitable for high-performance application.

摘要：应用ANSYS Design Explorer优化设计模块,探讨球面型艉轴承材料参数(弹性模量)、结构参数(内外圈宽度、球径、相对位置)对接触压力的影响规律,结果表明,减小内、外圈的弹性模量有利于减小球面型艉轴承的接触压力,且内圈的影响较大;结构参数中,球径和轴承相对位置对接触压力的影响较大,且存在一个球径与轴承相对位置的最佳组合使接触压力最小。

摘要：分析了大型船用螺旋桨静平衡的检测现况,将球面静压轴承、电子称重法应用到螺旋桨静平衡检测装置,给出了螺旋桨偏心方位判定方法和静平衡检测的基本步骤,简化了测量过程,改变了以往静平衡采用的刚性支承方式,实现降低摩擦力,提高测量精度的目的。

摘要：RSA非对称密钥算法因其算法的复杂性,硬件实现开销一直较大.针对该问题,提出采用256位数据宽度处理的方式代替传统的1024位数据宽度处理,通过折叠数据通道,精简电路结构,并使用片内静态随机存储器(SRAM)减小实现面积,实现了应用于资源受限环境下的小面积RSA硬件加密引擎.采用华虹NEC0.25μm工艺实现该电路,整个设计规模约为24k等效门,最大工作频率为100MHz,相比于实用芯片西门子SLE66CX160S,本实现的面积缩小了55.63%.

摘要：舰船水润滑橡胶尾轴承的橡胶层在受载时极易产生弹性变形,使轴承与轴颈间水楔的形状发生变化,影响摩擦副的摩擦性能。橡胶层变形量的主要影响因素为橡胶层的硬度及厚度。针对这两个因素,在尾管轴承实验台架SSB-100上进行了试块实验,测定了各种工况下的摩擦系数,并对实验结果进行了双因素有交互作用的方差分析。结果显示:橡胶层的厚度、硬度及其交互作用对试块摩擦性能的影响中,以橡胶层的厚度最为显著,硬度次之,厚度和硬度的交互作用再次之。设计时应优先保证橡胶层厚度值。

摘要：随着海上石油运输和开采业务的发展,海上溢油事故发生的频率越来越高,为此各国纷纷开展浮油收集船及其关键机构的研究。V型开体式浮油收集船是一种经典的浮油收集船型,它通过铰接机构将两船体连接成一体,具有机动灵活、集油效率高等特点。应用CAD/CAM/CAE集成软件CATIA建立该船型的参数化模型,模拟船舶在波浪作用下的垂向受力不平衡状况并进行有限元计算,得到两测船体开体角度及波浪载荷对船体以及船体铰接机构应力的影响规律,为开体船的设计提供理论数据。

摘要：BitBLT引擎具有加速图形移动,支持位块数据的光栅操作(ROP)和透明传输,支持文本、单色位图和图样的由单色向全彩的快速转等功能。在小尺寸LCD图形处理芯片中,BitBLT引擎的设计需要仔细地权衡速度、功耗和面积等相互制约的因素。本文对图形加速引擎BitBLT的功能和结构进行了分析,给出了电路的实现,并对设计中如何提高处理速度和优化功耗进行了讨论,最后给出仿真及FPGA验证结果。

摘要：设计了一种高吞吐率低成本的AES协处理器。在加解密过程中采用共享技术,S盒采用复合域算法,减少了面积的需求;在轮内设计四级流水结构,有效地缩短关键路径,从而提高了处理器的数据吞吐率;同时在密钥扩展模块内插入寄存器,保证了轮密钥与轮循环的同步。基于VirtexII Pro FPGA芯片(90 nm工艺技术)实现该结构,消耗面积仅约2 118 slices;在最高工作频率189 MHz下,128位加密的数据吞吐率达到1.8 Gbps。与同类设计相比,该处理器吞吐率/资源消耗比值较高。

摘要：文章提出了一种基于双三次插值算法的缩放引擎有效的设计方法,并通过FPGA验证表明该设计方法切实可行。首先介绍了双三次插值算法的基本原理,接着提出了缩放引擎的系统结构,并系统地论述了放大单元的实现及高效的滤波器设计。最终,在Virtex2系列FPGA上实现了该图像缩放引擎。结果表明该设计能有效应用于图像的缩放处理,且图像缩放效果明显提高。

摘要：定标器(Scaler)是广泛应用于平板显示器系统中的图像缩放引擎,它将不同分辨率的输入图像经缩放后以固定的分辨率输出到平板显示器上.本文首先在分析定标器系统结构的基础上提出了三个时序约束条件,并推导了相应的公式,当满足这三个约束条件时,定标器中的FIFO和行缓冲区不会上溢或下溢,显示帧与输入帧同步,很好地解决了定标器的时序问题.随后介绍了基于双线性插值算法的图像缩放引擎设计,然后用FPGA实现该缩放引擎,并构建测试环境对整个定标器进行逻辑功能验证,最后给出验证的结果.