摘要：随着集成电路工艺的进步和集成度的提高,功耗成为制约FPGA发展的主要问题.为此提出一种减少毛刺的FPGA低功耗布线算法.通过修改代价函数,在布线过程中动态地调节信号的路径,使信号到达查找表输入端的时间基本趋于一致,从而减少毛刺,降低电路的动态功耗.该算法从软件方面来减少毛刺,不需要增加任何硬件电路开销.在运算时间相同的情况下,将文中算法与VPR布线算法进行比较.实验结果表明,该算法平均能消除23.4%的毛刺,降低5.4%的功耗,而关键路径延时平均仅增加1%.

摘要：This paper presents a fully-differential CMOS dynamic comparator for use in high-speed pipelined ADCs with low stage resolution. Because the architecture is based on the coupled current sources and differential input pairs, this comparator＇s threshold voltage can be adjusted to a desired level. Compared with traditional comparators, this one shows significant improvement in area,power,and speed. Fabricated in 0.35μm CMOS technology,it occupies only 30μm × 70μm. Simulation and measurement results indicate the comparator has a sampling frequency up to 1GHz with 2Vpp differential input signal range and only 181μW power consumption under a 3.3V supply. The speed/power ratio reaches up to 5524GS/J.

摘要：提出一种基于"时间借用"方法的相位切换型多模高速分频器,新型的相位切换控制策略有效地减少相位切换控制环路的延时,使得多模分频器在较低的电源电压下仍能在较高的输入频率下工作,同时获得最大可分频模数.本文设计的多模分频器采用0.35μm标准CMOS工艺流片.测试结果表明,该多模分频器能够在2.5V电源电压下对2.4GHz输入信号进行48到64分频,所消耗的最大功耗仅为4.85mW,与近来报道的CMOS多模分频器相比,进一步降低了功耗速度比.

摘要：传统异构FPGA工艺映射算法一般不打破实现专用功能和查找表功能的子网表之间的层次边界,因而缩小了映射的优化空间.为此提出一种利用区域重组打破单元间层次边界的异构FPGA工艺映射算法.首先利用贪心策略实现FPGA多单元的映射,即优先使用性能好的专用功能单元;然后利用标记锥实现子网表之间的区域重组,打破专用功能单元和查找表之间的层次边界,减小了映射结果的面积和延迟开销.实验结果表明,与公认的ABC中的工艺映射算法相比,该算法能平均减少逻辑单元面积12.2%,减少电路关键路径延时2.5%.

摘要：设计了一种单片全集成、输出功率增益可变的CMOS功率放大器电路。功率放大器电路输出级通过电容分压实现阻抗匹配,输出功率增益通过三位数字控制位实现七级增益控制。该功率放大器基于SMIC 0.18μm CMOS工艺设计。测试结果表明,当功率放大器工作在2.4GHz时,功率增益可以从2.5dB变化到16dB。当增益为16dB时,功率叠加效率约为15%,输出1dB功率为8dBm。整个功率放大器芯片尺寸为1.2mm×1.2mm。

摘要：提出一种适合微传感器读出电路的高精度折叠共源共栅放大器.基于斩波技术和动态元件匹配技术,降低了折叠共源共栅放大器的噪声和失调,采用低阻节点斩波的方法和低压共源共栅电流镜扩大了放大器可处理的输入信号带宽和输出电压摆幅.芯片在0·35μm2P4M CMOS工艺下设计并流片,测试表明在3·3V的典型电源电压和100kHz的斩波频率下,斩波放大器具有小于93·7μV的输入等效失调电压典型值,19·6nV/Hz的输入等效噪声,开环增益达83·9dB,单位增益带宽为10MHz.

摘要：该文提出一种非带隙基准电路，通过一个带超级源极跟随器的预调制电路提供一个稳定的电压，为基准核心电路供电。超级源极跟随器通过降低基准核心电路电源端的对地阻抗，有效提高了基准电路的电源抑制能力。该基准电路采用0．35umCMOS工艺设计并流片，测试结果表明，该电路的工作电源电压为1．8μV，静态电流约为13μA。低频处电源抑制比（PSRR）约等于-100dB，在小于1kHz频率范围内PSRR均优于-93dB。并且其片上面积仅为0．013mm2。

摘要：为了在时序逻辑综合中使电路面积和关键路径延迟同时得到快速优化,提出一种改进的基于假设后验证的时序优化算法.在位并行随机模拟提取候选属性不变量之前,利用寄存器共享来降低初始候选不变量数目,以减少SAT程序的频繁调用;然后利用推测化简模型和改进的数学归纳法将基本条件和归纳步骤合并处理,有效地降低了电路规模和关键路径延迟,同时提高了算法运行速度.实验数据表明,文中算法使寄存器和节点规模平均下降41%和48%,关键路径延迟减小30%;与同类方法相比,该算法运行时间平均下降17%.

摘要：二端非线性电阻的实现是研究蔡氏电路中混沌现象的一个重要环节,传统的非线性电阻大多采用正负电源供电的运放和电阻、电容等分立器件来搭建。在分析非线性电阻工作原理的基础上,提出采用单电源供电的集成电路制造工艺实现负阻器件的思想。设计的非线性负阻器件主要由轨到轨运算放大器、基准电压/电流产生等模块组成,并在0.18μm标准CMOS工艺下设计实现。仿真结果表明,在1.8V单电源工作模式下,蔡氏电路两个关键节点的李萨如波形表现为双螺旋吸引子,证明该振荡器电路有效,整个电路的功耗约为2.45mA。

摘要：该文着重研究了FPGA芯片中核心模块基本可编程逻辑单元(BLE)的电路结构与优化设计方法,针对传统4输入查找表(LUT)进行逻辑操作和算术运算时资源利用率低的问题,提出一种融合多路选择器的改进型LUT结构,该结构具有更高面积利用率;同时提出一种对映射后网表进行统计的评估优化方法,可以对综合映射后网表进行重新组合,通过预装箱产生优化后网表;最后,对所提结构进行了实验评估和验证。结果表明:与Intel公司Stratix系列FPGA相比,采用该文所提优化结构,在MCNC电路集和VTR电路集下,资源利用率平均分别提高了10.428%和10.433%,有效提升了FPGA的逻辑效能。