摘要：设计周期间适逢国庆假期，798里人头攒动。在798三匚创意门前，著名艺术家荣念曾的4．5米高的大型公仔“天天向上”雕塑吸引了大批人流驻足、拍照。而在此举行的“NEWGEN新生代设计精品展”上，1000个小“天天”的绘制更是带动了新一轮的人流爆棚。

摘要：针对正负电源供电的直流电机伺服系统,通常采用半桥驱动电路对电机进行调速与控制。相比于全桥驱动电路,半桥驱动电路结构简单,且节省功率器件,能够提高驱动效率,具有一定的应用优势。详细介绍了一种用于正负电源供电直流电机伺服系统中的半桥驱动电路的设计方法。介绍了电路的设计思路,对电路中的方波积分、脉宽调制、死区时间设置、电压自举及半桥驱动等模块的工作原理及设计方法进行了详细阐述,并通过仿真输出波形和样机实际输出波形验证了该设计方法的合理性。

摘要：为了提升人机交互界面的布局合理性,增强用户满意度,研究基于视觉传达技术的人机交互界面优化设计方法。利用三维空间重建方法,从人机交互界面视觉传达图像的中心点出发,依据视觉传达图像平行曲线的中心以及局部脊线,三维重建视觉传达图像。计算视觉传达图像三维重建结果中各视觉感知元素的视觉传达指数。以人机交互界面的视觉传达指数最大为目标,构建人机交互界面优化模型。选取粒子群算法求解人机交互界面优化模型,引入动态惯性权重改进粒子群算法,输出人机交互界面的优化设计方案。实验结果表明,该方法能够实现人机交互界面中视觉感知元素的高效布局,人机交互界面优化设计后的峰值信噪比高于30 dB。

摘要：随着数据密集型任务日益增多,宇航激光器驱动芯片的通信速率需求已达百Gb/s量级,其主要研制难点在于克服由抗辐照、高可靠设计引入的特殊结构极大程度造成的高频信号损耗。提出了一种自适应可调谐连续时间均衡器设计方法,基于SiGe BiCMOS工艺对电路交流和传输特性进行理论计算及仿真验证,设计指标可满足14 GHz下最高16 dB的传输损耗补偿,具备自适应增益补偿调节能力,最高支持25 Gb/s的NRZ信号传输。

摘要：为实现MOCVD设备的稳定运行与控制,通过分析MOCVD设备的子系统组成、PLC硬件网络及控制系统,结合系统的安全性设计,研究了一套基于倍福PLC的MOCVD设备控制系统。通过实际运行,该套电气控制系统电气强弱分离,整体结构层次感强,易于维护,运行稳定可靠,安全等级高,可满足半导体工业生产要求。

摘要：针对单粒子效应引起的航天器SRAM数据错误问题,提出一种基于错误检查纠正(ECC)与完整性检测器相结合的系统级SRAM在线检测错误电路。ECC采用(39,32)汉明码设计,实现数据被访问时自动纠正易发性的单比特错误。完整性检测器基于哈希算法进行主动循环检测设计,在ECC检查的基础上,实现对数据的周期性检查,有效防止ECC错检错纠。基于CMOS 0.18μm工艺实现在线检错电路。仿真结果表明,该电路在读写内存数据的情况下能够修复1 bit错误,并能检测出多位错误,极大地提高了SRAM的抗SEU性能。

摘要：超高频射频识别技术(radio frequency identification,简称RFID)是目前RFID发展的主流,但是传统的RFID幅度调制(amplitude shift keying,简称ASK)解调器在应对低调制深度的射频输入信号时难以实现精准解调.针对这种情况,该文基于GJB7377.1B标准系统的超高频RFID ASK解调器,设计了一个由包络检测、低通滤波、放大器和比较器组成的低功耗、自适应抗噪ASK解调器.与传统的RFID ASK解调器相比,使用了迟滞放大器来实现低调制深度下的精准解调,使用了偏置电路来降低功耗,并使用了迟滞单元来抗噪.经过测试和验证,该RFID ASK解调器可以在2.31%的最小调制深度下解调信号,其功耗仅为421.63 nW,且在射频信号(radio frequency,简称RF)加入噪声的情况下也能实现精准解调.

摘要：高多层PCB的对位技术优化和对准度检测方法是确保其高高性能和可靠性的关键技术。采用先进的制造技术、设计优化及多种对准度检测方法,可有效提升高多层PCB的整体质量和性能。通过对高多层PCB对位技术展开标准化研究,分析技术设计优势与劣势,挖掘高多层PCB对位技术标准化方法指标。同时,介绍层间对准度的3种测试方法,以期为PCB制造业同行提供有利的品质管控参考。

摘要：恒定的温度环境及稳定的电流注入是半导体激光器稳定工作的重要条件。传统恒温控制系统和光源电流驱动系统采用电压基准源、运放、功率三极管、MOSFET等分立器件实现,大量分立器件导致了系统电路复杂、可靠性低等问题。利用系统级封装(SiP)技术,将恒温控制系统与光源电流驱动系统进行高密度集成,实现了小型化、集成化、低成本的设计。通过系统级电路和热仿真分析,确保器件设计的可靠性。测试结果表明,该器件的参数满足要求。

摘要：针对先进工艺下大规模数字集成电路设计中的时钟偏差、延迟与时序收敛问题,提出了一种结合时钟树级数优化与局部时钟偏差调整的综合时钟树设计方案。该方案通过减少时钟信号的传播层次降低全局延迟,同时结合精确优化局部时钟偏差,改善时钟信号在不同节点间的同步性,进而提升整体时序收敛效率。基于TSMC7nm工艺,通过FusionCompiler和PrimeTime工具对某片上系统(SoC)芯片进行物理设计与静态时序分析。结果表明,该方案在多个关键性能指标上优于传统方案,时钟延迟降低了54.7%,全局与局部时钟偏差分别减少68.8%和59.8%,时序违例路径大幅减少,且有效简化了时序收敛的过程,提升了设计效率和时序收敛速度。