摘要：信息时代使得信息安全变得日益重要。攻击方为了获取想要的信息,除了使用软件方面的手段,如病毒、蠕虫、软件木马等,也使用硬件手段来威胁设备、系统和数据的安全,如在芯片中植入硬件木马等。如果将硬件木马植入信息处理的核心--处理器,那将风险更高、危害更大。然而,硬件木马位于信息系统底层核心的层面,难以被检测和发现出来。硬件木马是国内外学术界研究的热点课题,尤其是在设计阶段结合源代码的硬件木马检测问题,是新问题,也是有实际需要的问题。在上述背景下,围绕源代码中硬件木马的检测和验证展开了研究。基于硬件木马危害结果属性,在学术上提出基于安全风险的模型和验证规则,给出相应的描述形式,从理论上说明安全验证规则在减少验证盲目性、缩小可疑代码范围、提高评估效率的作用,实验表明,基于安全风险规则的验证,可以避免验证的盲目性和测试空间向量膨胀的问题,有效验证疑似硬件木马的存在和危害,对源代码安全评估是有一定效果的。

摘要：在计算需求层面对多种典型信号处理算法与深度学习算法进行了分析与模块化分解,提取了两类应用共有的且适合并行硬件加速的计算模块,提出了信号处理与深度学习的一致性计算模型,并基于一致性计算模型设计了控制与计算分离的层次化处理单元与阵列化计算结构。通过对不同应用计算过程的软件定义能够实现信号处理与深度学习的一致性硬件加速计算,基于Zynq计算平台从重构效率与计算性能两个方面对一致性计算模型与计算结构进行了验证,结果表明:基于一致性计算模型的软件定义可重构计算结构,具有较高的计算性能与重构效率。

摘要：为了准确获取实际场景中的深度信息,本文通过引入空间距离权重,提出了同时考虑局部区域相似度和接近度的加权支持域立体匹配方法。首先,对输入图像进行滤波,去除图像中的噪声,并通过Mini-Census变换求取Hamming距离。然后,建立加权支持域,求取代价累积;进而通过winner-take-all方法求取最小匹配代价和原始视差图。最后,对原始视差图进行细化处理,得到优化的视差图,并反演出空间的深度分布。实验结果表明,利用该算法在不同光照、不同场景下均能够正确地产生视差图;对标准数据库图片进行处理时,平均错误率仅为6.77%。该算法有效地降低了计算复杂度,具有计算精度高、适应性强、鲁棒性好、便于硬件实现等特点,可为高精度实时立体匹配专用处理硬件的设计和实现提供基础。

摘要：针对数控机床自身复杂性对故障诊断模型的需求,借助人工神经网络在故障诊断领域的优势,提出一种基于自适应误差修正模型的概率神经网络,以实现数控机床机械故障的实时诊断。针对概率神经网络由于未考虑模式间交错影响而导致判决界面有偏的问题,在概率神经网络的基础上设计自适应误差修正模型,通过对同类别错误分类样本进行自适应聚类并批量修正的过程,实现判决界面的重新规划。对双螺旋分类问题、IRIS分类问题的实验结果表明,该方法在分类准确率和模型泛化能力方面均优于概率神经网络方法和径向基概率神经网络方法,且训练速度和测试速度满足分类实时性需求。在数控机床故障诊断领域的应用表明,所提方法的故障模式识别准确率高,具有可行性和有效性。

摘要：随着通用图形处理器(general-purpose graphics processing unit,GPGPU)的广泛应用,GPGPU成为当前实现计算并行化的主要硬件平台之一。开放计算语言(open computing language,OpenCL)是一个开放的、面向异构系统平台的并行计算标准,支持在包括图形处理器(graphics processing unit,GPU)在内的多种微处理器架构上开发和运行并行程序。针对OpenCL平台开发了一套较完整的GPGPU微基准测试程序集,全面测试了GPU的单精浮点运算能力、GPU体系结构中各类存储单元的读写带宽及最佳访问模式等。这些面向OpenCL的GPGPU微基准测试程序,对OpenCL及GPGPU软件架构的设计者及使用者,均具有重要的实用和参考价值。

摘要：针对现有编译器对DOACROSS循环采取保守处理而造成程序并行性巨大损失的问题,本文提出了一种面向规则DOACROSS循环的自动并行框架.首先基于依赖测试提出了同步距离求解算法以确定嵌套循环的并行层、迭代分组层,以及同步语句插入点;其次提出了明确的同步控制机制来实现不同线程间的通信;最后,本文设计了一种基于程序执行开销的流水粒度求解算法,以达到降低程序并行过程中的同步开销目的.本文将该方法在SW-VEC自动并行化系统中实现并加以验证,实验结果表明本文所提方法对FDR波前计算循环和NPB3.3.1中的LU课题有明显性能提升.

摘要：针对超深亚微米工艺出现的新特点,基于对称"H树"型全局时钟网络加区域化的"Mesh"时钟网格的混合时钟结构,实现了不同于传统全局Mesh结构的树形驱动本地网格层次化时钟分布网络.实验表明,该网络具有极低的偏斜和高工艺偏差容忍度,其总的时钟偏斜可控制在10 ps以内,其时钟偏斜随工艺变化值与设计值的偏差在10%的数量级上,极有利于高性能微处理器处理核心的时序设计.

摘要：申威1600是国内首款16核高性能通用处理器,具有高性能、低功耗等特点.本文首先介绍了申威1600处理器的研制背景,然后详细描述了申威1600在结构设计、性能提高以及降低功耗各方面的设计思路,给出了物理实现结果和性能与功耗测试数据,并介绍了申威1600在高性能计算机上的应用情况,最后提出未来发展的思路.

摘要：从电路的静态功耗出发,提出了一种基于双阈值电压分配算法来优化电路静态功耗的方法。在不影响电路时序性能的基础上,该算法能有效地区分电路中的关键节点和非关键节点,使得分配在高阈值电压的单元数量最大化,从而实现静态功耗最小化。基于TSMC 40 nm工艺对32位嵌入式CPU采用该双阈值电压分配算法和现有的算法进行对比验证。实验表明,该算法可使芯片的静态功耗降低16.6%,优化时间缩短95.2%,是一种有效的降低芯片静态功耗的方法。

摘要：针对2.4 GHz 802.11 b/g无线局域网(WLAN)的应用,该文设计了一种单片全集成的射频功率放大器(PA)。由于在自适应偏置电路中采用异质结晶体管(HBT)和电容构成的简单结构提高PA的线性度,因此不增加PA的直流功耗、插损和芯片面积。在基极偏置的DC通路中采用电阻负反馈实现温度稳定功能,有效避免热崩溃的同时不引起射频损耗。采用了GRACE 0.18μm SiGe BiCMOS工艺流片,芯片面积为1.56 mm2,实现了包括所有偏置电路和匹配电路的片上全集成。测试结果表明,在2.4-2.5 GHz工作频段,PA的小信号增益S 21达23 dB,输入回波损耗S 11小于-15 dB。PA的1 dB输出压缩点的线性输出功率为19.6 dBm,功率附加效率为20%,功率增益为22 dB。