摘要：详细讨论了Bragg频率产生的原因及其分析方法,并依据微波网络理论对不同结构参数MEMS移相器的Bragg频率进行了分析比较。计算结果表明Bragg频率随共平面波导信号线宽度增大、随微桥周期间距增大而降低。对特征阻抗50 Ω、周期间距300μm、中心信号线宽度分别为50μm和100μm的MEMS移相器,Bragg频率相应为38.1 GHz和27.6 GHz;对中心信号线宽度为100μm的移相器,当周期间距增加为567μm时,Bragg频率进一步下降到19.6 GHz.对Bragg频率的研究为分布式MEMS移相器优化设计提供了重要依据。

摘要：从移相器的基本原理出发,分别介绍了开关线型、耦合器型和加载线型三种采用微机械加工技术制备而成的微波MEMS移相器的结构特点和工作原理。在此基础上,设计制备了CPW分布式加载线型MEMS移相器,并进行测试和分析,结果表明MEMS移相器较传统的移相器有微型化、低损耗、低成本、宽带等突出优点。

摘要：提出一种新的虚拟导频辅助信道估计(PPACE)算法,可适用于多带正交频分复用超宽带系统(MB-OFDM UWB).该方法具有低的实现复杂度,且能有效地抵抗多径信道带来的符号间干扰.在不知道信道和噪声的统计信息的情况下,基于离散傅立叶变换(DFT)的信道估计方法通常被用来提高最小二乘(LS)算法的性能.但由于基于DFT的信道估计器中需要使用额外的FFT/IFFT对,这会带来较高的计算复杂度以及相应的较大的面积和功耗.本文作者提出的PPACE算法仅使用了32点的DFT,大大降低了实现复杂度.仿真结果表明,低复杂度的PPACE算法要优于传统的基于DFT的算法,甚至优于线性最小均方差(LMMSE)方法.另外,本文作者根据UWB信道模型的参数提出了一种通用加窗技术,该技术能提高基于DFT的信道估计算法的均方误差(MSE)性能.

摘要：国防设备中使用的各种电子器件通常面临着极其复杂的电磁环境,其特点是温度变化比较大,工作电压波动大。噪声干扰会在很大程度上影响这些器件的工作。Schmitt trigger IO可以有效地解决这种复杂环境中IO的抗噪声问题。不同的应用环境中,相同的IO面临的噪声强度也不相同,有些环境中高电平的噪声大,有些环境中低电平噪声大。因此,一种可配置的、可单独调整VIH和VIL的Schmitt trigger IO可以满足单一芯片在不同应用环境中适应不同噪声干扰的要求。

摘要：BM3D(块匹配和3D去噪)算法是目前降噪性能最高的通用图像/视频降噪算法,这种算法利用的视频的空间相关性和时间相关性进行有效的降噪。BM3D算法的第一步是块匹配,但是块匹配的计算量相当大。文中提出了一种用于BM3D算法的块匹配模块的架构,该架构只需要系统频率为98MHz,带宽为177MB/s的硬件就可以实现720*576的PAL场格式BT656的视频的实时块匹配。

摘要：Nand Flash以其优越的性能及更大的容量,在数码产品中得到广泛应用。在嵌入式SoC中集成Nand Flash控制器已成为一种趋势。介绍了一种可配置低功耗的Nand-Flash控制器的设计,兼容各大厂家的Flash芯片。支持8bit和16bit的数据口,内部具有可配置的FIFO自动时钟控制。在80MHz频率下,该设计的数据传输率可达到Nand Flash能承受的最大值,占用CPU资源少,满足了实际应用的设计要求。该设计已通过仿真和芯片验证测试。

摘要：描述了一种8bit,125MS/s采样率的折叠内插式ADC采用折叠内插结构设计。系统采用全并行结构的粗量化器实现高3位的量化编码,细量化部分采用折叠内插结构实现低5位的量化编码。电路设计中涉及分布式采样保持电路、折叠内插电路并在文章最后提出一种粗量化修正电路设计。通过HSPICE仿真测试,在采样频率为125MHz下对100M以内的输入频率测试,ADC信噪比达到40.0dB以上,功耗仅为170mW。

摘要：基于分段线性函数,提出一种新的对模拟器件进行建模的方法,并提出乐观、悲观两种数据拟合算法,两种算法均能较好地拟合MOS管参数。模型建立之后,利用几何规划对电路性能进行优化。乐观算法会得到较好的电路性能,但可能不满足约束条件;悲观算法能够严格满足约束条件,但是得到的电路性能未必最优。在此基础上,提出一种基于响应曲面方法的折衷优化算法,能够得到综合考虑电路性能和约束条件的电路设计参数。最后,以两级放大器为优化实例,证明该方法的有效性。

摘要：文中说明了音频混合信号电路设计中对音频输出信号进行过零检测的必要性,提出一种实现过零检测的电路结构并推导在设计该电路时需要满足的延时条件,同时分析了实际电路中影响延时的因素,最后给出一种电路实现的仿真结果。在典型的0.18μm/3.3V硅CMOS工艺下,用SPICE软件对该电路进行模拟仿真,可以看到该电路完全满足推导出的延时要求,并且能够实现对输出信号的过零检测。

摘要：千兆以太网收发器模拟前端的时钟恢复电路要求锁相环(PLL)能够提供“128相”等相位差的时钟信号。为了满足此要求,设计了一种相位插值电路,它在不增加四级VCO级数的基础上,对其输出时钟的相邻相位进行16插值。仿真结果表明,该插值电路使PLL的输出时钟相位从8相增加至128相,证明了电路的有效性。