摘要：采用SANAN公司的0.25μm E-Mode pHEMT工艺,基于ADS仿真,设计了一款工作频率为2.0~4.2 GHz的两级级联的宽带LNA芯片。芯片采用电阻偏压的方式,实现了3.3 V单电源供电。同时,设计了一种改进型的RLC并联负反馈结构,实现了宽带匹配。仿真结果表明,该LNA在2.0~4.2 GHz频段内,最大增益为30.9 dB,增益平坦度为±0.6 dB左右,输入回波损耗小于-9 dB,输出回波损耗小于-12 dB;噪声系数为(1.2±0.14)dB;系统稳定性因子K在全频带内大于2.8;芯片面积为0.78 mm×2.2 mm。

摘要：基于350 nm 2-poly 3-metal EEPROM工艺,设计了一种应用于低频无源RFID的低成本2 kbit EEPROM存储器。在保证存储容量能满足大多数使用场景的情况下,通过优化Dickson电荷泵和读出电路的结构,实现电路版图面积的最小化,从而对整体电路实现低成本设计。优化后的Dickson电荷泵能实现10μs内从3.3 V到16 V的稳定升压,且功耗为334μW;读出电路基于检测NCG器件阈值电压的方式实现存储逻辑值的判别,该方法不需要能提供高精度电流的基准电路和具有高增益的灵敏放大器,有效降低了整体电路的面积。低成本2 kbit EEPROM的工作电压为3.3 V,能实现32位并行输入和1位串行输出,芯片总面积仅为0.14 mm^(2),有效降低了低频无源RFID设计复杂度和制造成本。

摘要：介绍了一种具有功率因数校正功能的原边反激式LED驱动变换器。分析了原边控制的反激式变换器恒流输出的原理与输出电流线性调整率衰退的主要原因;设计了一种自适应的片内功率管关断延时检测与补偿电路,改善了输出电流的线性调整率。设计的单级反激式变换器在90-260V交流输入电压范围内,功率因数大于0.9,输出功率范围为5-13 W。通过采用改进的峰值电流采样技术与内置自适应关断延时补偿技术,输出电流的线性调整率由23.3%减小到小于1.2%。

摘要：针对时序错误实时检测和纠正技术中存在的检错成本和纠错性能问题,提出一种基于轻量级现场纠错技术的错误消除寄存器.错误消除寄存器采用自带的内部虚拟节点作为错误检测点,以无额外成本的方式实现时序错误的实时检测;基于观测到的高低电平信息,直接在寄存器内部进行错误纠正,通过仅增加4个额外晶体管的代价,完成即时的现场纠错.错误消除寄存器没有使用复杂的外置翻转探测电路进行错误检测,并且也没有使用额外的存储单元用于错误纠正,因此引入的额外面积和额外功耗极低.为评估错误消除寄存器的时序容错能力和电路效率提升能力,在中芯国际40nm工艺下将该寄存器集成到商用嵌入式处理器CK802中进行实验.实验结果表明,错误消除寄存器大幅度降低了容错处理器的面积成本和性能损失,相比现有技术,在同电压下有10.9%的性能提升,在同性能下有17.7%的功耗优化.

摘要：为使嵌入式系统具备远程在线更新和维护能力,基于软/硬件统一多任务编程模型,应用互联网可重构逻辑设计方法设计并实现支持远程动态重构的嵌入式系统。提出的统一多任务编程模型为软/硬件任务提供统一接口和管理方式,可降低设计可重构系统的复杂度,同时远程重构功能增加了系统远程在线更新和维护的能力。实验结果表明,该模型可用于远程可重构系统的设计,同时硬件任务也具有较快的加速比。

摘要：提出一种新型簇状片上网络架构。该架构以二维网状拓扑结构连接各个簇单元,每个簇单元由3个处理器、1个直接访存单元和1个簇共享存储单元组成。基于该架构的多核处理器可以获得更高的通信效率及存储器利用率。在实验系统上实现3 780点的快速傅里叶变换,结果表明,在快速傅里叶变换应用中存储器的利用率能提升至79.5%。

摘要：分析应用于小数采样率转换的滤波器结构,得出改进的Farrow滤波器结构和转置Farrow滤波器结构分别适用于升采样和降采样。在此基础上,设计一种通用于这2种滤波器结构的μ-发生器,通过定期校正量化误差避免μ值产生线性飘移现象。仿真结果验证该μ-发生器设计的可行性和有效性,相比传统μ-发生器,其计算复杂度更低、功耗开销更小。

摘要：针对处理器中可用寄存器数量有限的问题,提出一种适用于多核处理器的扩展寄存器文件设计方案。采用多组结构进行硬件设计,将通信端口映射在扩展寄存器地址空间上,以实现寄存器寻址核间通信机制,引入兼具底层指令与高层封装的混合软件配置方案,改进软件编译流程。评估结果表明,该方案将可用寄存器文件的数量增加一倍,核间通信指令数目减少50%,系统吞吐率得到优化。

摘要：浮点连续乘-加、混合乘-加和三操作数加等浮点算术运算在科学计算领域中应用越来越频繁,为设计一款支持浮点连续乘-加、混合乘-加和三操作数加的多功能浮点运算单元,提出一种可重构浮点混合/连续乘-加器,通过对控制位的配置可以实现多种浮点数据操作。该乘-加器采用8级流水线,可以实现单周期的浮点乘累加,大幅提高数据处理吞吐量,同时支持三操作数加和两操作数和的累加。在Modelsim SE6.6f中对该设计进行仿真验证,结果表明其能够在Xilinx Virtex-6 FPGA上实现,资源消耗2 631个LUT,频率可达250 MHz,结果证明该浮点混合/连续乘-加器具有较大的使用价值。

摘要：对于兼容LDPC和Turbo码的多模通信信道解码器,解码过程涉及大量数据计算和传输,系统高吞吐率的实时性要求使这类多模解码器的结构变得日益复杂。为此,设计并实现一种专用控制器,对待解码数据进行预处理,以控制整个解码器系统的工作。为满足解码器系统高时钟频率、大量专用运算和数据快速传输3个要求,采用重划分控制器流水线、增加专用指令及加速器和片内存储器划分3种方法,使解码器系统最大程度地实现并行化计算处理。测试结果表明,在专用控制器的控制协调下,解码器能满足LTE标准1 Gb/s和UMTS标准672 Mb/s的高吞吐率要求。使用TSMC 65 nm低功耗库,通过后端布局进行布线设计后,该解码器面积约为490 000μm2,最大时钟频率为540MHz。