摘要：随着近似电路可用性增加,评估其可靠性变得十分必要。基于概率门模型(probabilistic gate model, PGM),提出了一种精确、高效的近似电路可靠性评估方法。该方法基于概率门模型将电路转换为概率多项式,并对引发相关性问题的扇出端门电路变量进行降阶操作,从而消除相关性对结果精确度的影响,面向输入向量进行有针对性的可靠性分析,经实验,该方法比蒙特卡洛方法快5个数量级,快于对比方法近50%,在中大型电路中以相当的速度保证了较高的精准度。并且,基于所提出的方法使用遗传算法进行了近似电路可靠度界限的搜索,以便辅助设计者评测近似电路的可用性,并针对所研究的问题,对遗传算法进行了改进,实验结果表明,改进后的遗传算法具有更好的效果,在近似电路可靠度计算和可靠度界限搜索中有较好效果。

摘要：数据流编程被广泛应用于多媒体、图像处理和信号处理等领域.多核处理器为数据流程序提供了强大并行计算资源,如何利用多核处理器的并行性以提高数据流程序性能,对满足媒体处理等实时性需求具有重要意义.基于多核处理器提出了一种面向数据流程序的软件流水并行化方法,利用整数线性规划理论对软件流水中的计算、通信资源和流水线执行阶段等进行统一的形式化建模,在最大化流水线计算速率的同时最小化通信开销;同时对存储资源进行了形式化建模,提高存储访问的性能.通过设计数据流编程语言DFBrook,在Cell处理器实现了上述方法.实验结果表明,该软件流水并行方法比其它方法在提高数据流程序性能的同时,降低了通信开销.

摘要：现代晶体管技术在单芯片上集成多个处理器已经成为现实.近年来,随着多核处理器集成核数的不断增加,高速缓存的一致性问题凸显出来,已成为多核处理器的性能瓶颈之一,亟待解决.介绍了片上多核处理器一致性问题的由来.总结了多核时代高速缓存一致性协议设计的关键问题,综述了近年来学术界对一致性的研究.从程序访存行为模式、目录组织结构、一致性粒度、一致性协议流量、目录协议的可扩展性等方面,阐述了近年来缓存一致性协议性能优化的方向.对目前片上多核处理器缓存一致性协议设计中存在的问题进行了讨论,并指出了未来进一步研究的方向.

摘要：计算密集型应用中存在大量的并行性,如何优化并行处理任务,充分利用多核处理器的并行资源是当前多核编程领域亟待解决的重要问题.针对此问题,文中提出编译器辅助消息驱动的动态调度模型来优化任务调度;设计出新的编程模型DFBrook,以便更好地支持数据级和任务级的并行;采用编译器辅助的方式,由编译器产生将在运行时创建数据流图的代码;调度器对数据流图进行分析和解除任务依赖,并将任务分发到各处理核,处理核执行完任务后提供反馈信息给主控核进行调度决策.实验结果表明,调度模型具有较好的扩展性,并保持了较高的负载均衡效率和较低的通信开销.

摘要：数据流编程模型将程序设计与媒体处理相结合,已大量应用到各个领域.众核处理器已经成为主流和工业标准,如何利用众核架构的特性来提高流应用执行性能已成为目前研究工作的一大难点.文中提出了一个高效的流编译框架来优化流应用的执行,该框架包含3个优化策略:设计一个最优的软件流水调度方法;提出一个高效的数据存储分配算法;并采用合理的众核间的映射策略,减小通信以及同步的开销.文中在Godson-T上实现了该编译器框架,实验结果表明,该方法比优化前有较大性能改进.

摘要：数据流编程模型作为高效的并行编程模型被广泛应用于媒体处理和网络服务等应用中.然而,多/众核结构的底层计算、存储和通信的复杂性对数据流程序的性能提出了新的挑战,数据流程序在不同的多/众核结构上的可移植性和可编程性也为编译器提出了更高的要求.针对数据流程序所面临的问题,提出并设计实现一种数据流编程模型——COStream数据流编程语言及其编译系统,提高了数据流程序的可编程性.COStream在C语言文法的基础上加入表征数据流图的文法结构,文法结构清晰,具有良好的可重用性和可扩展性.COStream编译系统利用同步数据流图作为中间表示,根据目标系统的结构特点对数据流程序进行并行优化并构造流水线调度,进而生成高效的可并行执行的目标代码.在X86多核架构下实现了COStream编译系统,并对该领域的多个实验程序进行了测试,测试结果表明,COStream具有良好的可扩展性和高加速比.

摘要：提出了一种嵌入式软件能耗的统计模型,包括处理器、存储器和I/O控制器等硬件单元产生的能耗,然后通过分析ARM指令周期数的规律,设计了指令周期数的相应计算方法,该方法能够快速地计算软件运行时处理器产生的能耗。在高精度指令级嵌入式软件能耗模拟器HMSim中进行了模型实现。实验结果表明,该模型的能耗计算结果与实际仪器测量结果的误差在10%以内,可较准确地反映软件实现方式对系统能耗的影响程度。

摘要：针对Internet核心网日益严重的能耗问题，建立了绿色虚拟拓扑设计（GVTD）问题的形式化模型，通过业务汇聚、按需配置网络资源、动态虚拟拓扑设计和多粒度睡眠机制降低网络能耗。提出了一种基于约束路由的启发式算法--CBR-GVTD算法，利用单跳路由和多跳路由相结合的方法构建网络虚拟拓扑，并通过基于约束的路由实现网络功耗与路由性能的折衷。模拟结果表明，CBR-GVTD算法可在接口平均利用率为80%~90%和最大路由跳数不超过5的条件下，最多可降低62%~90%的网络功耗。

摘要：针对March类内存检测算法越来越复杂、检测时间越来越长,且更适用于对嵌入式内存芯片的检测等问题,提出一种结合硬件特征的并行内存故障检测方案。该方案包括2种并行检测方法:(1)根据DDR2的结构和工作原理设计的芯片级并行,可以并行检测一个DDR2内部的多个内存芯片。(2)根据访存控制器的结构和工作原理设计的访存控制器级并行,可并行检测多个DDR2内存条。对于芯片级并行,访存带宽越大,即并行检测的芯片个数越多,并行效果越好,从1个芯片到并行检测8个芯片,内存的检测时间几乎是呈线性递减的。对于访存控制器级并行,访存控制器数量越多并行效果越好,从1个LMC到2个LMC,内存的检测时间几乎减少了一倍。实验结果表明,2种并行检测方法不仅能够成倍加快检测速度,而且更适用于用户对内存的检测。

摘要：本文简述目前物端神经形态类脑芯片设计的研究现状,首先回顾了目前已发表的神经形态类脑芯片,总结了其特点和局限性,然后简要介绍了脉冲神经网络的基础知识,包括脉冲神经网络的经典神经元模型、网络拓扑结构以及仿生学习算法。接下来重点介绍了目前最新发表的片上实时强化学习物端类脑芯片、片上三重类脑学习物端类脑芯片、视觉压缩感知识别物端类脑芯片以及片上多层脉冲神经网络(spiking neural network,SNN)学习物端类脑芯片4款物端神经形态类脑芯片的算法优化方案、芯片架构和电路设计、以及现场可编程门阵列(field programmable gate array,FPGA)原型或实际制造芯片测试结果。所介绍的神经形态类脑芯片均具备片上实时学习功能,且在各类基准数据集上都实现了较高的识别准确率。同时,提出的芯片架构均为较低成本,能达到相对较高的处理速度,同时还具有较为灵活的可扩展性和可配置性,能够适用于不同的物端智能应用场景,为目前研究领域面临的挑战提供了可行的解决方案。最后指出了目前物端神经形态类脑芯片设计领域发展中的核心瓶颈,并介绍了初步的解决方案。未来将围绕这些方向开展研究,设计新一代高性能物端神经形态类脑芯片。