摘要：三维生成对抗网络(3D generative adversarial networks,3D GANs)广泛应用于模型预测、对象生成等领域.针对当前3D GANs加速器存在计算开销高、访存能耗高等问题,提出一种基于快速傅里叶变换(FFTs)的3D GANs频域加速器设计(FAG).首先针对3D GANs加速器计算开销高的问题,提出支持频域3D GANs计算的硬件架构,利用频域低计算复杂度特性和频域反卷积中的零值模式以减少计算开销;其次针对3D GANs加速器访存能耗高的问题,提出支持3D卷积和反卷积计算的频域映射调度流,利用频域共轭对称特性和反卷积中的零值模式减少访存开销.基于ModelNet数据集和3个3D GANs模型(3DGAN,3D-IWGAN和3D-PhysNet)的评估结果表明,与具有代表性的频域加速器相比,FAG可使性能提高76%,能效提高141%;与具有代表性的空间域加速器相比,FAG的性能提高6倍,能效提高46倍.

摘要：片上系统(SoC)设计人员通常使用第三方知识产权(3PIP)核来实现特定功能。由于这些3PIP核不受信任,所搭建的SoC受到了硬件木马(HT)的威胁。作为可信设计技术的一个子集,多样性冗余机制在使用不可信3PIP建立可信计算方面具有较好的应用前景。然而,该文发现通过探索激活序列所设计的硬件木马能够破坏多样性冗余机制的安全性。鉴于此,该文提出一种改进的基于检查点的多样性冗余机制来防御此类攻击。

摘要：层分配作为超大规模集成电路物理设计中的关键环节,在决定布线方案的时延起到非常重要作用.为了优化集成电路的时延性能,现有的层分配工作通常注重优化互连时延和通孔数量,但要么未考虑到对线网中时序关键段的分配问题,要么对线网段的时序关键性的表示不够合理,最终使得算法的时延优化不够理想.为此,本文提出一种非默认规则线技术下基于多策略的时延驱动层分配算法,主要包含4种关键策略:(1)提出轨道数感知的层选择策略,增强层分配器为线网段选择合适布线层的能力;(2)提出多指标驱动的初始线网排序策略,综合考虑线长、信号接收器数和可布线轨道资源等多个指标为线网确定层分配优先级,从而获得高质量的初始层分配结果;(3)提出线网段调整策略,通过重绕线网,将时序关键段调整至上层布线层,优化线网时延;(4)提出线网段时延优化策略,对存在溢出线网进行拆线重绕,从而可同时优化时延和溢出数.实验结果表明,本文提出的算法相比于现有的层分配算法能够在时延和通孔数两个指标上均取得最佳,并且保证不产生溢出.

摘要：针对单门限能量检测算法存在虚警率高、循环平稳特征检测算法计算复杂等问题,为了降低无线信道平均捕获时间和信号检测算法复杂度,提出一种联合循环平稳特征的自适应双门限能量检测算法.该算法根据无线信道占用状态自适应调整双门限值搜索频谱信息,将无线麦克风信号接收后直接送入第1个积分电路,在双门限区域之外采用无线信号能量检测;当第1个比较器中能量累积输出低于检测下门限时,表明未检测到无线信号;当积分电路输出超过检测下门限时则启动第2个积分电路,当第2个比较器中能量累积超过检测上门限时启动第3个比较器,超过同步门限判断虚警状态;在双门限区域之间采用循环平稳特征检测快速、准确地捕获无线麦克风信号,并合理设置保护频带,让非授权用户充分利用保护频带之外的频谱资源.仿真结果表明,文中算法有效地提高了无线认知网络的无线信号检测概率和频谱感知精度.

摘要：信息隐藏技术通过修改数字媒体信号嵌入附加信息而不影响媒体本身的使用价值;可逆信息隐藏不仅可以隐藏并提取附加信息,还可以无失真地恢复载体,是当前研究热点.针对应用最广泛的图像格式JPEG(joint photographic experts group),其可逆信息隐藏方法可分2类:1)离散余弦变换(discrete cosine transform,DCT)系数域修改,会导致文件扩展和视觉质量失真;2)熵编码域修改,生成的载密图像与原始图像相比无信号失真,但载荷有限且载荷越高往往文件扩展越严重.针对这2类方法存在的问题,设计了一种JPEG图像多域可逆信息隐藏算法,同时考虑DCT系数域修改和熵编码域修改来嵌入附加信息.由于2个域的修改对视觉质量失真和文件扩展的影响不同,因此研究重点在于载荷的合理分配.首先分析了在熵编码域嵌入信息时引起文件扩展的原因;然后据此设计基于VLC频率直方图的载荷分配算法以最小化文件扩展和视觉质量失真.实验结果表明:所提算法在文件扩展和视觉质量方面明显优于现有的方法.

摘要：连续微流控生物芯片通常需要构建复杂交错的流路径来支持样本/试剂的运输,也需要大量的流端口来推动液体的有序流动,这阻碍了生物芯片的进一步发展。因此,该文考虑了有限流端口驱动下的流路径规划问题,并提出一个流路径驱动下的连续微流控生物芯片的架构综合设计流程。首先采用基于列表调度算法实现操作的绑定与调度,通过时间窗对调度进行调整,从而满足给定的流端口数量约束;然后采用基于序列对表示的遗传算法求得芯片的布局设计,通过考虑并行任务之间的冲突以及组件之间的连接关系,进一步优化了布局解的质量;最后采用基于A^(*)寻路的优化布线算法规划所需的流路径,以有效减少流通道总长度和交叉点数量,生成具有高执行效率的芯片架构。实验结果表明,该方法在严格满足给定的流端口数量约束条件下,极大地避免了各种液体运输任务的冲突,同时也优化了流通道的总长度以及交叉点的数量,降低了芯片的构造成本。

摘要：规约与扫描是并行计算中的核心原语,其并行加速至关重要。然而,冯·诺依曼体系结构下无法避免的数据移动使其面临“存储墙”等性能与功耗瓶颈。近来,基于ReRAM等非易失存储器的存算一体架构支持的原位计算可一步实现矩阵-向量乘,已在机器学习与图计算等应用中展现了巨大的潜力。提出面向忆阻器存算一体架构的规约与扫描的并行加速方法,重点阐述基于矩阵-向量乘运算的计算流程和在忆阻器架构上的映射方法,实现软硬件协同设计,降低功耗并提高性能。相比于GPU,所提规约与扫描原语可实现高达两个数量级的加速,平均加速比也可达到两个数量级。分段规约与扫描最大可达到五个(平均四个)数量级的加速,并将功耗降低79%。

摘要：随着处理器架构的发展,高性能异构多核处理器不断涌现.由于高性能异构多核处理器的设计十分复杂,为了降低设计风险,缩短验证周期,提前进行软件开发,复现硅后问题等,通常需要搭建现场可编程门阵列(field programmable gate array,FPGA)的原型验证平台,并基于FPGA平台开展种类繁多,功能各异的软硬协同验证和调试工作.提出的基于同构FPGA平台对异构多核高性能处理器的FPGA调试、验证方法,有效地利用了异构多核处理器的架构特征,同构FPGA的对称特点,以层次化的方法自顶向下划分FPGA,自底向上构建FPGA平台.结合差速桥、自适应延迟调节、内嵌的虚拟逻辑分析仪(virtual logic analyzer,VLA)等技术可快速完成FPGA平台的点亮(bring-up)和部署.所提出的多核互补,核间替换模拟的调试SHELL等方法可以快速完整地对目标高性能异构多核处理器进行FPGA验证.通过该FPGA原型验证平台,成功地完成了硅前验证,软硬件协同开发和测试,硅后问题复现工作,并为下一代处理器架构设计提供了快速的硬件平台.

摘要：设计了一种基于信号跳变时间可调整(STTA)的片上网路容错路由器.首先,这种路由器能够准确预测总线的串扰故障,并通过错开信号跳变的方法容忍总线的串扰故障.然后,为了容忍寄存器上的单事件翻转(SEU),路由器中所有的寄存器被替换成双内锁单元(DICE).结果表明:基于STTA的路由器仅需在普通路由器上增加46%的面积开销和70%的功耗开销,就能容忍总线上串扰导致的故障和寄存器上的SEU.与基于TS-HC-TMR和SCAC-TMR方法的容错路由器相比,基于STTA的路由器至少减少了93%的面积和55%的功耗开销,有效地解决了容错路由器开销过大的问题.

摘要：针对自动化单元测试中面向路径的测试用例生成问题,通过改进传统的基于符号执行的测试用例生成方法,提出"符号化区间"来表示和分析变量的静态取值范围,并给出简单表达式和逻辑表达式中"区间可能集"和"区间必然集"的计算方法.提出了面向路径的值区间分析算法,通过对给定路径进行前向数据流分析来计算各条边上的区间上下文环境以及各符号的必然取值区间,在路径出口处的符号值区间必然集中任意取值,可得到覆盖给定路径的测试用例.与基于约束求解的传统方法相比,文中方法省去了表达式变换及调用约束求解器的过程,对输入变量弱关联的情况能够快速、准确地生成测试用例.