摘要：针对二维9/7离散小波变换硬件架构中数据缓存需求高的问题,提出了一种基于提升算法的低存储架构。通过调整提升算法数据计算顺序,设计了一种动态计算二维小波变换的新型迭代分步计算方法。根据行、列变换的不同,对其分别做一维变换架构设计,其中行滤波器结构通过将输入数据进行三序列分裂,有效减少了寄存器数;列滤波器结构通过单行输入处理消除转置存储器,同时实现了乘法器和加法器的复用。整体二维变换采用并行和流水线混合架构设计,关键路径延时减小到一个乘法器延迟。实验结果表明,对于1024像素×1024像素的图像,与其他提升结构相比,本结构片上内存使用减少了11.1%,硬件效率提高了8.2%以上;与基于卷积的迭代计算方法相比,计算周期减少为现有结构的1/9。在型号为Xilinx Kintex7 XC7K325T的现场可编程逻辑门阵列上实现,吞吐率达到460 MB/s,且具有明显的硬件资源优势。

摘要：针对高光谱成像需求,设计了一套可见/近红外实时成像光谱仪。光谱仪基于声光可调谐滤波器(Acousto-Optic Tunable Filter,AOTF)分光器件进行设计,光谱带宽为1.3μm,其中可见光相机工作在400~1000 nm波段,近红外相机工作在1000~1700 nm波段。光谱仪控制系统以现场可编程门阵列(Field Programmable Gate Array,FPGA)为核心处理单元,使用Cameralink接口采集相机数据,使用RS422串口对AOTF进行频率控制,通过AOTF同步信号与相机外触发信号相结合,实现了连续图像与多波长循环采集的一一对应,图像数据最后经过USB3.0接口传输到上位机进行实时显示。经外场测试,光谱仪成像质量良好,系统工作稳定,针对1024×1024分辨率图像,图像实时传输速率最高可达120 frame/s,满足设计要求。在实际工程应用中,该控制系统接口丰富,且可靠性高、灵活性好,具有较强的可扩展性。

摘要：针对FFT硬件实现中旋转因子模块占用资源较多的问题,设计高性能单路延时反馈结构的基22快速傅里叶变换.采用CORDIC与MCM混合的方法设计旋转因子模块,实现了无需常规乘法器的FFT架构,不必占用DSP48E资源.对于旋转角度数量较少的W16旋转因子模块,采用基于三输入加法器的MCM方法设计,将加法器数量降到最低.对于旋转角度数量较多的W64、W256和W1024模块,采用CORDIC方法设计.依据旋转角度的数学规律,设计旋转角度实时生成模块,与传统的CORDIC方法相比,不需要占用ROM资源,避免了复杂的寻址逻辑和时序控制.与其他构架相比,设计的16 bit 64点快速傅里叶变换在Xilinx Virtex-7上将单位slice吞吐率提高了35.20%,256点FFT在Virtex-5上提高了30.37%,1024点FFT在Virtex-7上提高了25.38%.

摘要：为了解决海量图像数据对存储介质和有限的带宽造成的巨大压力,提出了高性能的图像无损压缩知识产权(IP)核,给出了相应的超大规模集成电路(VLSI)架构。通过对图像预处理模块进行兼容性优化,使其可以灵活处理多种规格的图像;优化离散小波变换(DWT)模块,提出了单加法器延时结构,使离散小波变换模块的最高工作频率达274 MHz;IP核整体架构采用串并复用流水线设计思路,图像预处理和离散小波变换模块串行处理数据,算术编码和位平面编码模块并行处理数据,IP核内的所有模块均采用流水线设计方法,最终大幅提升IP核的吞吐率。实验结果表明,设计的IP核可直接接收光电耦合器件(CCD)相机的图像数据完成无损压缩并输出码流,该IP核在Xilinx Kintex-7 KC705开发板上实现,最高工作频率达171 MHz,最大吞吐率达1472 Mb/s,与现有图像无损压缩VLSI编码器相比,最高工作频率提升16%以上,最大吞吐率提升25%以上。

摘要：针对流水线结构融合里德-所罗门(Reed-Solomon,RS)码译码器时序中存在大量空闲等待时间的问题,提出了一种新型串行融合RS码译码器架构。为消除流水线阶段中的空闲等待时间,将译码器时序调整为串行结构;通过译码子模块电路复用设计了一种分时实现不同模块功能、可同时适用于随机错误译码与单段突发错误译码的mSPCF模块;提出基于mSPCF模块的串行融合RS码译码器架构,并对译码器进行了延时分析,在SMIC 0.13μm CMOS工艺库下对译码器进行了电路逻辑综合。仿真结果表明:与流水线结构融合译码器相比,所提译码器可减少约9.4%的硬件资源消耗,在信噪比6.2~7.4 dB范围内发生译码随机错误和单段突发错误时,平均译码延时可分别降低约73.45%和45.65%,吞吐率分别提升约236.76%和64.49%,证明该译码器具有更优异的性能。

摘要：在大数据量计算的雷达成像系统研究中,降低匹配函数的资源占用与功耗是重要的研究课题,而除法与平方根是匹配函数中计算的核心.提出一种在坐标旋转数字计算机(Coordinate Rotation Digital Computer,CORDIC)中利用附加函数计算平方根和除法的无乘法器且可靠的设计架构,消除了在不同硬件上计算平方根与除法的限制.在保证计算速度与精度的前提下,低资源占用与低功耗是该架构的显著特征.在Xilinx Virtex⁃6(XC6vlx240t)上完成16 bit精度电路的硬件仿真实验,该结构的最大时钟频率为201 MHz,实例电路在UMC 90 nm技术节点下以1 MHz的频率在ASIC上实现.与以往的类似工作相比,该结构减少了84.23%的Slice LUTs,节省77.02%的功耗,并在最大时钟频率上有所提升.同时,对提出的架构进行了误差分析,16 bit精度电路在平方根与除法计算中的平均绝对误差(Mean Absolute Error,MAE)分别为1.8×10^(-4)和2.7×10^(-4).为进一步可视化误差,还进行了比特位误差(Bit Position Error)实验.

摘要：通信硬件、信号和图像处理上需要进行大量数学运算,坐标旋转数字计算机(CORDIC)算法可以在硬件上快速计算三角、双曲线、自然对数和平方根函数,IEEE 754标准是目前最常用的浮点数标准,所以提出了一种处理浮点运算的协处理器。高基数自适应性CORDIC(HCORDIC)算法具有收敛速度快的优点,通过设计用于该算法的浮点乘法器和浮点加法器,进而设计出计算多种三角函数和超越函数的浮点运算协处理器架构。该架构可以实现更快的收敛,同时减少了输出延时并具有低误差精度。设计已在现场可编程逻辑门阵列(FPGA)上实现,结果表明,相比于Xilinx CORDIC IP和其他CORDIC架构,在输出延迟、最大工作频率、关键路径和计算精度等方面有更好的表现,该设计可以应用于多种计算场景,具有较强的工程价值。

摘要：基于星座设计的基本理论,结合空间跟踪与监视系统(STSS)对卫星星座性能的要求,从轨道高度、轨道倾角、卫星数目、轨道面数、相位因子等几个方面,分析设计了STSS可能的星座构型和参数,给出了卫星星座性能的评价指标和部分计算模型,并利用卫星仿真工具STK,对STSS可能采取的星座构型进行了仿真,从覆盖性能以及容错性能等方面进行考虑,得出了STSS卫星星座最可能采用构型为24/3/2的Walker星座,为STSS的进一步研究奠定了基础。