摘要：设计了一种基于标准0.18μm CMOS工艺的4级延迟单元的全差分环形压控振荡器。提出了一种新颖的环形振荡器电路结构,通过结合控制耦合强度与改变负载电阻值的方法,改善了单一技术在有限的电压范围内的调谐线性度,实现整个电压范围内的高调谐线性度;采用双通路技术提高了振荡频率,同时运用交叉耦合正反馈减少输出电平翻转时间,改善相位噪声特性,提高性能。后仿真结果表明,在电源电压为1.8 V时,VCO的中心频率为2.8 GHz,核心电路的功耗为18.36 mW,调谐范围为2.05 GHz^3.35 GHz,当频率为2.8 GHz时,相位噪声为-89.6 dBc/Hz@1 MHz。

摘要：采用标准0．18μmCMOS工艺，设计了一种连续速率时钟与数据恢复（CDR）电路。该CDR电路主要由半速率鉴频鉴相器、多频带环形压控振荡器、电荷泵和判决电路等模块组成。其中，半速率鉴频鉴相器主要由四个双边沿触发器组成，结构简单，功耗和面积相应降低。多频带环形压控振荡器同时满足了较宽的调谐范围和较低的调谐增益，可以解决高振荡频率和低调谐增益之间的矛盾。电荷泵采用增益自举共源共栅放大器和互补开关电路结构，减小了各种非理想因素的影响。并行判决电路实现数据的1：2分接输出。仿真结果表明，该CDR电路能正常恢复622～3125Mbit／s的伪随机数据。版图尺寸为691μm×543μm。在1．8V电源电压下，输入伪随机速率3125Mbit／s时，功耗为120mW，恢复出的数据和时钟的抖动峰峰值分别为5．18和4．41ps。

摘要：采用0.18μm CMOS工艺,设计了一种连续速率时钟与数据恢复（CDR）电路。该CDR电路主要由全速率鉴频鉴相器、多频带环形压控振荡器、电荷泵等模块组成。其中,全速率鉴频鉴相器不但具有很好的鉴频鉴相功能,而且结构简单,减小了功耗和面积。多频带环形压控振荡器不但调谐范围很宽,而且引入到环路中的调谐增益较低,解决了高振荡频率和低增益之间的矛盾问题。采用自举基准和运放的电荷泵减小了各种非理想因素的影响。仿真结果表明,该CDR电路版图尺寸为265μm×786μm,功能正常,且能恢复622~3 125Mb/s之间的伪随机数据;在1.8V电源电压下,输入伪随机速率为3 125Mb/s时,功耗为100.8mW,恢复出的数据和时钟的抖动峰峰值分别为5.38ps和4.81ps。