摘要：通过对一种低功耗高噪声源真随机数发生器(TRNG)的研究,设计了一种新型的低频时钟电路,可以把电阻热噪声放大100倍以上,从而减少低频时钟电路的带宽和电阻值,使电路的面积和功耗减少,并且使低频时钟的jitter到达58.2 ns。电路采用SMIC 40 nm CMOS工艺设计,完成了流片和测试,真随机数产生器输出速度范围为1.38~3.33 Mbit/s,电路整体功耗为0.11 mW,面积为0.00789 mm2。随机数输出满足AIS31真随机数熵源测试要求,并且通过了国密2安全测试。

摘要：魂芯DSP是一款字寻址的、分簇结构的、支持SIMD的VLIW处理器.介绍了基于开源编译器基础设施open64开发魂芯编译器的关键技术,包括地址寄存器的优化处理、综合多种启发因子的指令分簇、分簇架构下的寄存器分配和指令调度.介绍了魂芯DSP编译器的体系结构优化关键技术,包括基于依赖分析的向量化、高效指令的使用和零开销循环的识别.并总结开发经验,给出了基于开源编译基础设施开发编译器的若干注意点.

摘要：海量小文件的高效存储和访问是当前分布式文件系统面临的主要挑战之一。以GFS和HDFS为代表的分布式文件系统大多面向海量大文件的高效存储和访问设计,缺乏小文件处理的针对性优化,导致访问海量小文件时效率低下。针对分布式文件系统中海量小文件访问时的数据服务器优化问题,提出了一种采用扁平式数据存储方法的轻量级文件系统FlatLFS,取代传统文件系统对上层分布式文件系统提供数据存储和访问支持,提高了数据服务器处理小数据块时的I/O性能,从而提升了整个分布式文件系统的性能。实验表明,当数据块大小设定为1M时,FlatLFS的随机读性能分别比ext3、ext4、reiserfs高135%、112%和122%。

摘要：分布式介质加载技术已被成功应用于回旋行波管的高频结构,该结构对于回旋行波管的自激振荡起到很好的抑制作用。对采用分布式介质加载的Ka波段,工作模式为TE01模的回旋行波管进行了稳定性分析;计算了介质加载条件下工作和寄生模式的传播损耗,以及不同传播损耗下工作模式的起振电流;对不同介质加载条件和工作电流,给出了三个主要寄生模式的起振长度;在对介质加载回旋行波管工作和寄生模式稳定性综合分析的基础上,确定了介质加载厚度及相对介电常数等参数。利用优化设计的高频结构及介质加载参数,进行了整管热测实验,得到了输出功率160kW,饱和增益40dB,效率22.8%及3dB带宽5%的回旋行波管。

摘要：针对可重构密码处理器对于不同域上的序列密码算法兼容性差、实现性能低的问题,该文分析了序列密码算法的多级并行性并提出了一种反馈移位寄存器(FSR)的预抽取更新模型。进而基于该模型设计了面向密码阵列架构的可重构反馈移位寄存器运算单元(RFAU),兼容不同有限域上序列密码算法的同时,采取并行抽取和流水处理策略开发了序列密码算法的反馈移位寄存器级并行性,从而有效提升了粗粒度可重构阵列(CGRA)平台上序列密码算法的处理性能。实验结果表明与其他可重构处理器相比,对于有限域(GF)(2)上的序列密码算法,RFAU带来的性能提升为23%~186%;对于GF(2u)域上的序列密码算法,性能提升达约66%~79%,且面积效率提升约64%~91%。

摘要：粗粒度可重构密码逻辑阵列(CGRCA)难以兼容细粒度序列密码算法,且在编码环节功能单元容易出现竞争冲突,进而导致阵列的资源利用率低和延迟大等问题。为此,利用与-异或-非图(AXIG)双逻辑表达的优势,该文提出一种混合粒度的可重构的多功能密码运算单元,并在晶体管级进行了实现验证,可兼容现有序列密码算法中非线性布尔函数,在延迟和面积-延迟积(ADP)方面均有提升。设计了可重构与、异或、与非(RAXN)逻辑元件,可同时重构“And,Xor,Nand”等逻辑功能,并提出了RAXN的晶体管级实现方法和版图结构;提出了基于RAXN的功能扩展方法,实现了全加器功能、与/异或3输入逻辑功能以及乘法部分积生成功能,并作为基本功能单元(RAXN_U);结合动态配置和动态调度的思想,利用阵列中互联资源和RAXN_U,设计一种可同时实现32bit加法、8 bit乘法、CF(2^(8))有限域乘法,以及包括S盒在内的复杂非线性布尔函数的混合粒度多功能密码运算单元(RHMCA)。在CMOS 40 nm工艺进行后端定制化设计,实验结果表明,该文提出的多功能单元较传统的实现方法,延迟最好情况优化1.27 ns,面积-延迟积(ADP)值最大提升44.8%。

摘要：在部分低精度浮点运算应用中,需要流水的浮点倒数近似值运算。本文基于SRT-4算法设计并实现了一种流水的浮点倒数近似值运算部件。该部件采用6级流水线结构,运算结果精度至少为8位有效尾数。为了支持对非规格化浮点数的硬件处理,还设计并实现了改进版,有利于进一步提高浮点倒数近似值运算的性能。改进版采用8级流水线结构,新增了源操作数预规格化和结果后规格化功能模块,可以实现对非规格化浮点数的硬件处理。经过逻辑综合评估,改进版的硬件开销是面积在合理范围内增加19.23%,且对时序没有明显影响,可以满足预期的1.6 GHz频率设计目标。

摘要：设计了一种用于实现可重构网络数据包解析器的专用硬件配置描述语言P3.由于要有利于高安全等级网络的实现,侧重于从高可信性角度进行语言设计,包括形式化定义该语言的类型系统和操作语义,以及设计其可信编译结构.基于对可重构硬件基本需求的充分理解,从软硬件协同角度出发,最终明确了P3语言的核心特性及其编译器P3C的可信编译结构.由于可重构数据包解析器是软件定义网络(SDN)、可编程数据平面的重要一环,因此,实现P3C的可信编译结构将对SDN的安全性具有重大意义.期待P3C项目的开展能够促进网络与形式化领域相关工作的进一步研究.

摘要：为满足片上系统的柔性互连,提出一种应用于软件定义互连系统的1.0625~10.3125Gbps多协议SerDes电路结构.该电路采用统一架构实现不同协议的规范需求,通过一种1×QPLL+4×Lane PLL的时钟结构实现宽频点和低抖动的时钟输出,通过可编程的发送端前向反馈均衡器和接收端线性均衡器和判决反馈均衡器电路,实现最大32dB的插损补偿.测试结果表明,所设计的SerDes电路在10.3125Gbps速率下发送总抖动为21.2ps,随机抖动均方根值为633.7fs,最大功耗29.33mW/Gbps,发送端眼图和接收端抖动容限及误码率均能够满足FC-PI-4,RapidIO 3.0,10GBase-KR,1000Base-X的协议规范要求.

摘要：当前主流的视频压缩标准,如H.264、HEVC等,主要是针对摄像机拍摄的视频而设计的.而屏幕内容(SC)的视频是由计算机生成的,无噪声,要求更高的压缩效率,同时与摄像机拍摄的视频相比包含更多的结构相似性.提出了一种利用屏幕视频中相似性的模板匹配帧内编码方法,采用由21个像素点组成的模板,以像素点为最小单位对整帧进行模板匹配,并使用哈希函数实现高效的模板查找,最后对残差图像进行熵编码.实验结果显示,与标准的HEVC扩展方法相比,该方法在无损编码上压缩率可以提高一倍,编码时间减小了近一半.