摘要：功耗已经成为高性能微处理器设计的最大挑战之一。每一代cpu的速度和复杂度的迅速增长超出降低电压和减小特征尺寸所带来的益处。这就需要在满足所有其它设计约束的同时，不断地提出新方法来降低功耗。文章首先概述了cpu的功耗问题，并描述了低功耗设计的主要趋势。其次，主要描述了高性能 cpu的功耗源和系统问题，以及过去实际设计中所采用的一些技术。最后，阐明了未来的一些研究领域。

摘要：文章给出了矩形乘法器的另一个结构设计，该设计在计算速度上优于文献[1]的方案而劣于文献[2]的方案，在流水线分级方面则比文献[2]的方案有灵活性。这一实现把大整数乘的数据相关之时间代价降为1个二选一选通器加上3位加法器所需的时间，即把乘法器流水线的节拍时间值降到了该值，从而大大提高了用流水线实现大整数乘的效率。在某些应用中，用矩形乘法器来实现平行四边形乘法器的功能，则可大大降低规模。

摘要：文章介绍了一种新的堆栈式寄存器堆的设计原理和设计技术，与通常堆栈式寄存器堆不同，该设计将栈顶寄存器组设为通用寄存器，增加了栈顶寄存器组的访问效率，同时通过缓冲寄存器及其控制使得该装置具有对不同字长的数据进行自适应存储的能力。该装置可以用于支持后缀语法或者对编码长度有限制的微处理器设计中。

摘要：可编程S盒和可编程反馈移位寄存器是可编程密码芯片的两个重要的部件。文章给出了可编程S盒和可编程反馈移位寄存器的一种逻辑设计方法，按照该方法设计的S盒能够通过编程实现任意的布尔逻辑函数，按照该方法设计的反馈移位寄存器能够通过编程灵活地改变反馈抽头和反馈函数。

摘要：文章提出了一种基于逐位循环开方算法，"四位一开方"的浮点开方运算单元的电路设计方案，使限制周期时间的循环迭代部分的门级数降低到14级。按14级门延时为周期时间计算，完成一个IEEE单、双精度浮点数的开方运算分别需要15和29周期。同时，文章对目前开方运算所采用的两类主要的算法-逐位循环开方算法和牛顿－莱福森迭代开方算法进行了描述，其中包括数的冗余表示等内容。

摘要：介绍了寄存器堆队列装置（ＦＩＦＯ）的作用和设计原理。传统寄存器队列的设计多采用串行输入一串行输出，或者并行输入－并行输出的方式，该文介绍了两种并行输入－并行输出而且可以“边进边出”的寄存器队列装置，该装置可用于总线接口和先行控制处理机的设计中。

摘要：该文和文（Ⅱ）、文（Ⅲ）用模型化和量化的手段，分析了阵和树两种常用的大型数据结构所固有的空间局部性，并且利用所建模型统一地分析了数据结构空间局部对存储系统效率的影响，优化编译器的设计等一系列的问题。该文抽象地讨论了阵的空间局部性和变换保真度。

摘要：文章在分析微处理器体系结构发展的基础上，利用文献[1]提出的显式硬件单元控制EHCC技术，设计了一个细粒度显式并行计算微处理器模型。仿真结果表明细粒度显式并行计算将是微处理器体系结构发展的理想方向。