摘要：面向多输入多输出(MIMO)正交频分复用(OFDM)系统,设计一种可配置的FFT/IFFT运算处理器。给出多通路流水线FFT/IFFT处理器架构,通过一个输入数据重排模块,实现来自4条信道的多通路数据同时计算,支持不同数据率的FFT/IFFT运算。性能分析表明,在SMIC 0.13μm工艺下,该处理器的最高时钟频率可达125 MHz,面积达到1.800×1.500μm2。

摘要：针对DSP应用领域高实时性和大容量存储的需求,提出了一种基于MCU-DSP融合架构处理器的可配置片上数据存储统一存取设计方法。介绍了片上数据存储的总体结构与其内部数据存储的组织结构,采用非连续字节编址模式和特殊的访存地址分割与组合,结合类零级Cache的数据行缓存,实现了片上数据存储Cache和SPRAM(Scratch-pad RAM)的可配置与高速统一存取。

摘要：通过对多核同步过程中的访存行为进行分析,提出了一种识别同步类型的方法,并设计了一种实现同步优化的新的cache一致性协议。该协议增加了一个用于记录同步信息的cache状态,通过阻塞的方式可以让多个处理器核串行地完成同步操作,保证同步操作中原子指令能够顺利执行成功,从而大大减少由多核同步冲突引发的访存请求数量,将多核同步过程中的访存行为优化到了几乎最好的情况。实验结果表明,通过同步优化,这个新的cache一致性协议能够使多核同步的性能提升到接近最理想的结果。实验表明,相比传统的cache一致性协议,实验中采用的几个标准多核性能测试程序优化后的同步性能提升了1倍,而并行程序整体运行时间降低25%。

摘要：考虑到片上波动对Mesh结构时钟系统的影响,提出了一种基于统计理论的时钟系统性能分析方法。该方法的核心思想是在真实的解析函数难以求解的情况下,采用统计分析方法对该函数进行拟合。从两方面着手研究:如何拟合时钟偏差的概率分布;如何拟合前驱动层时钟路径的时延对时钟偏差的影响。实验证明,时钟偏差的概率分布可用正态分布拟合,而前驱动层时钟路径的时延与时钟偏差的关系可采用多元线性回归模型进行拟合。因此,这套拟合方法使设计人员能够通过正态分布的概率分布函数评估不确定性约束是否合理;在设计后期,根据多元线性回归模型调节优化前驱动层,提高时钟系统的性能。

摘要：同一个程序运行在不同微体系结构配置的处理器上时,不同处理器的软错误率通常会有非常大的差别。所以,为了设计高可靠处理器,对处理器微体系结构设计空间进行搜索,选择出高可靠的配置,是至关重要的。然而,目前的处理器软错误率预测方法忽视了执行程序的影响,导致微体系结构设计空间搜索仍然需要大量周期精确的模拟。因此,本文提出了基于同时考虑程序固有特征(与微体系结构无关的程序特征)和处理器微体系结构配置而构建的统一的软错误率预测模型的设计空间快速搜索方案。该方案对新程序或新处理器配置都不需要额外的周期精确的模拟就可以准确预测软错误率,从而极大地缩短了高可靠处理器微体系结构设计空间的搜索时间。对SPEC CPU2000基准测试程序的实验结果表明,与基于反应构建软错误率预测模型的方案相比较,该方案搜索高可靠处理器微体系结构设计空间所需的模拟时间减少了99.8%。

摘要：作为SDN的“控制大脑”,控制器承载着SDN网络的诸多控制功能,通过对SDN网络安全威胁的分析,将应用程序、控制器、操作系统以及处理器纳入拟态界,构建了面向SDN的拟态化架构。该架构的设计引入了新问题,通过分析问题的根源,设计了拟态代理以及异构执行体之间的同步方法,创建了以多数一致表决为裁决算法的拟态架构抗攻击性模型。最后,在搭建的仿真和测试环境的基础上,分析了该拟态架构的安全性以及性能。仿真和测试结果表明该拟态架构具备高安全性,并在吞吐量和延迟等方面得到了改善。

摘要：为了降低指令分派造成的运行开销以提高解释器的性能,提出了一种采用软硬件协同设计的解释器指令分派方法。其核心思想是在软件层面通过对指令分派表进行优化以消除了代价较高的地址常量加载操作,在硬件层面通过扩展处理器的访存指令进一步实现基于硬件支持的访存加速。软硬件协同设计可以最大限度地降低由指令分派引入的运行时开销,从而提升解释执行的效率。试验结果表明,该方法能够显著提升解释器的性能。对于SPECjvm98和Da Capo测试集,解释器总体性能提升了11.5%,且单项性能的最大提升幅度高达15.4%。该方法通用性强,实现代价低,适用于现代主流处理器平台上高性能解释器的设计和优化。

摘要：为了提高非一致内存访问(NUMA)架构虚拟机解释器的访存性能,研究了解释器在NUMA架构下的访存优化技术,提出了一种NUMA架构下的解释器访存优化方案,而且设计并实现了解释器的静态指令分派优化方法和动态指令分派优化方法。根据这一方案虚拟机启动时首先获取NUMA节点信息,并在每个NUMA节点中自动生成解释器所需的全部数据结构;解释器在运行时,通过静态或动态的指令分派技术来实现其执行线程在NUMA节点上访存的局部化。试验结果表明,上述方法能够显著提升解释器在NUMA系统中的性能。在DaCapo测试集上的总体性能提升了8%,最高性能提升幅度高达23%,而且算法实现代价低,适用于绝大多数的NUMA服务器系统。

摘要：随着移动互联网终端与应用的爆炸式增长,其对IP地址的需求也愈发迫切。尽早面向IPv6研发和迁移移动互联网应用已经成为相关行业发展的必然趋势。然而,接入环境的复杂多变以及终端操作系统支持的差异性,使得IPv6移动互联网应用面临全新的技术挑战。本文对IPv6接入的网络环境以及移动终端对IPv6的支持情况进行了分析和小结,在此基础上,介绍了所研发的IPv6校园移动互联网应用平台(At Tsinghua)的关键设计、实现与应用情况,为移动互联网应用与IPv6技术的有机融合提供参考借鉴。

摘要：为了降低高速串行接口的时钟数据恢复(CDR)电路的功耗,在研究、分析现有时钟数据恢复结构的基础上,提出了一种新的时钟数据鉴相算法及其电路实现方法。新的电路设计仅使用一个高速采样时钟,比传统的鉴相电路减少一半的采样率,从而减少了前端采样模块的功耗。该鉴相算法采用统计方法减小鉴相时钟的噪声,进而达到很低的误码率。该鉴相算法可使用数字综合的方法实现,工作在较低的频率下,这样便于迁移到不同的工艺中。整个电路使用40nm工艺实现,实际芯片测试数据表明,使用该电路的接收端可以稳定工作在13Gb/s的速率下,功耗达到0.83p J/bit,误码率低于10E-12。