摘要：信息时代使得信息安全变得日益重要。攻击方为了获取想要的信息,除了使用软件方面的手段,如病毒、蠕虫、软件木马等,也使用硬件手段来威胁设备、系统和数据的安全,如在芯片中植入硬件木马等。如果将硬件木马植入信息处理的核心--处理器,那将风险更高、危害更大。然而,硬件木马位于信息系统底层核心的层面,难以被检测和发现出来。硬件木马是国内外学术界研究的热点课题,尤其是在设计阶段结合源代码的硬件木马检测问题,是新问题,也是有实际需要的问题。在上述背景下,围绕源代码中硬件木马的检测和验证展开了研究。基于硬件木马危害结果属性,在学术上提出基于安全风险的模型和验证规则,给出相应的描述形式,从理论上说明安全验证规则在减少验证盲目性、缩小可疑代码范围、提高评估效率的作用,实验表明,基于安全风险规则的验证,可以避免验证的盲目性和测试空间向量膨胀的问题,有效验证疑似硬件木马的存在和危害,对源代码安全评估是有一定效果的。

摘要：粗粒度可重构密码逻辑阵列(CGRCA)难以兼容细粒度序列密码算法,且在编码环节功能单元容易出现竞争冲突,进而导致阵列的资源利用率低和延迟大等问题。为此,利用与-异或-非图(AXIG)双逻辑表达的优势,该文提出一种混合粒度的可重构的多功能密码运算单元,并在晶体管级进行了实现验证,可兼容现有序列密码算法中非线性布尔函数,在延迟和面积-延迟积(ADP)方面均有提升。设计了可重构与、异或、与非(RAXN)逻辑元件,可同时重构“And,Xor,Nand”等逻辑功能,并提出了RAXN的晶体管级实现方法和版图结构;提出了基于RAXN的功能扩展方法,实现了全加器功能、与/异或3输入逻辑功能以及乘法部分积生成功能,并作为基本功能单元(RAXN_U);结合动态配置和动态调度的思想,利用阵列中互联资源和RAXN_U,设计一种可同时实现32bit加法、8 bit乘法、CF(2^(8))有限域乘法,以及包括S盒在内的复杂非线性布尔函数的混合粒度多功能密码运算单元(RHMCA)。在CMOS 40 nm工艺进行后端定制化设计,实验结果表明,该文提出的多功能单元较传统的实现方法,延迟最好情况优化1.27 ns,面积-延迟积(ADP)值最大提升44.8%。

摘要：针对可重构密码处理器对于不同域上的序列密码算法兼容性差、实现性能低的问题,该文分析了序列密码算法的多级并行性并提出了一种反馈移位寄存器(FSR)的预抽取更新模型。进而基于该模型设计了面向密码阵列架构的可重构反馈移位寄存器运算单元(RFAU),兼容不同有限域上序列密码算法的同时,采取并行抽取和流水处理策略开发了序列密码算法的反馈移位寄存器级并行性,从而有效提升了粗粒度可重构阵列(CGRA)平台上序列密码算法的处理性能。实验结果表明与其他可重构处理器相比,对于有限域(GF)(2)上的序列密码算法,RFAU带来的性能提升为23%~186%;对于GF(2u)域上的序列密码算法,性能提升达约66%~79%,且面积效率提升约64%~91%。

摘要：在计算需求层面对多种典型信号处理算法与深度学习算法进行了分析与模块化分解,提取了两类应用共有的且适合并行硬件加速的计算模块,提出了信号处理与深度学习的一致性计算模型,并基于一致性计算模型设计了控制与计算分离的层次化处理单元与阵列化计算结构。通过对不同应用计算过程的软件定义能够实现信号处理与深度学习的一致性硬件加速计算,基于Zynq计算平台从重构效率与计算性能两个方面对一致性计算模型与计算结构进行了验证,结果表明:基于一致性计算模型的软件定义可重构计算结构,具有较高的计算性能与重构效率。

摘要：异步时钟域设计中CDC信号的时序分析及收敛是超大规模高频数字电路设计功能正确的重要保证。为了减少设计面积,提出了一种CDC信号滑动窗口时序分析方法,该方法在每种corner的每条CDC通路上单独设置适当的时序约束窗口进行时序计算与分析,有效避免了常用的固定约束分析方法由于约束条件过严导致的虚假时序违反及不必要的时序修复,而使设计面积增大的问题,减轻了CDC电路的后端设计工作量。在16 nm工艺下的实验结果表明,该方法在时钟树偏差较大时与固定约束分析方法相比显著节省了设计面积。

摘要：同时多线程(simultaneous multi-threading,SMT)技术是提升线程级并行度的重要微架构优化技术之一,SMT技术能够在1个物理核上实现2个逻辑核,提升处理器的整体性能.然而,以共享执行端口为代表的SMT环境下特有的时间侧信道安全问题也陆续出现.提出了一种基于动态资源使用策略的SMT环境下执行端口时间侧信道攻击防护方法,基于SMT技术对数据结构资源的不同处理方式设计动态策略调整算法,通过改进处理器端口绑定及调度选择算法以防护SMT环境下执行端口时间侧信道攻击.防护设计实现了端口冲突矩阵、分支过滤器和动态资源使用策略修改器3个组件,该方法在防护有效性上可以达到关闭SMT技术的防护效果且性能开销大大降低,同时硬件开销可控,具有较高的应用价值.

摘要：分组密码中的S盒(多输出)以及流密码中的反馈函数都需要特殊的布尔函数来保证密码算法的安全性。为解决现有流密码算法中非线性布尔函数(NLBF)可重构硬件运算单元资源占用过大、时钟频率低等问题,提出一种高效的基于与非锥(AIC)的NLBF可重构运算单元设计方法(RA-NLBF)。以密码学理论为基础,在着重分析多种流密码算法的NLBF特性,提取了涵盖与项次数、与项个数、输入端口数等NLBF函数特征的基础上,提出基于“混合极性Reed-Muller(MPRM)”和“传统布尔逻辑(TB)”双逻辑混合形式的NLBF化简方法,NLBF的与项数量减少29%,形成了适用于AIC的NLBF表达式;根据化简后的表达中与项个数、与项次数分布等特征,设计了可重构AIC单元和互联网络,形成可满足现有公开流密码算法中的NLBF运算的可重构单元。基于CMOS 180 nm工艺对提出的RA-NLBF进行逻辑综合验证,结果显示该方法的面积为12949.67μm^(2),时钟频率达到505 MHz,与现有相同功能的单元可重构序列密码逻辑单元(RSCLU)相比,面积减少了59.7%,时钟频率提高了37.3%。

摘要：当前H-ADCP在我国得到广泛应用,特别是长江中下游平原河网地区,已成为水文流量测验的重要组成部分。但普遍缺乏对测流原始数据的分析检验,导致测流精度及成果可信度不高,以及比测率定工作繁杂等问题,影响HADCP的进一步推广应用。针对上述问题,根据H-ADCP测流原理,结合平原河网地区及感潮河段水文特性,提出了一种基于国产测控平台的高可信度H-ADCP流量自动监测和分析处理系统设计方案,具有测流原始数据分析处理、测流支架自动升降、比测率定分析等功能。经实践应用,可有效识别和剔除异常测流数据,提高流量监测成果精度,值得推广应用。同时,展望了旋转扫描和多高层联合扫描两种新技术路线。

摘要：设计了一种用于实现可重构网络数据包解析器的专用硬件配置描述语言P3.由于要有利于高安全等级网络的实现,侧重于从高可信性角度进行语言设计,包括形式化定义该语言的类型系统和操作语义,以及设计其可信编译结构.基于对可重构硬件基本需求的充分理解,从软硬件协同角度出发,最终明确了P3语言的核心特性及其编译器P3C的可信编译结构.由于可重构数据包解析器是软件定义网络(SDN)、可编程数据平面的重要一环,因此,实现P3C的可信编译结构将对SDN的安全性具有重大意义.期待P3C项目的开展能够促进网络与形式化领域相关工作的进一步研究.

摘要：为满足片上系统的柔性互连,提出一种应用于软件定义互连系统的1.0625~10.3125Gbps多协议SerDes电路结构.该电路采用统一架构实现不同协议的规范需求,通过一种1×QPLL+4×Lane PLL的时钟结构实现宽频点和低抖动的时钟输出,通过可编程的发送端前向反馈均衡器和接收端线性均衡器和判决反馈均衡器电路,实现最大32dB的插损补偿.测试结果表明,所设计的SerDes电路在10.3125Gbps速率下发送总抖动为21.2ps,随机抖动均方根值为633.7fs,最大功耗29.33mW/Gbps,发送端眼图和接收端抖动容限及误码率均能够满足FC-PI-4,RapidIO 3.0,10GBase-KR,1000Base-X的协议规范要求.