摘要：时间触发以太网(TTE)是一种保证以太网实时性的解决方案。该文首先分析了在大规模确定性网络中引入同步域和同步优先级的原因,并针对TTE网络中3种常见的集群情况,设计了多同步域下多同步优先级的具体通信规则,满足更为复杂的TTE网络需求。通过仿真验证了同步域和同步优先级对确定性网络的影响。实验结果说明同步域和同步优先级能够提高TTE中时钟同步服务的精确性和安全性,在满足TTE网络实时性要求的前提下增加网络的灵活性。

摘要：基于对4A能力(认证、鉴权、计费、审计)组件的需求分析,设计并实现了平台即服务(PaaS)平台中的4A能力组件.使用此组件的开放接口实现了个性化应用推荐服务,证明了该组件的有效性及其在PaaS平台中的应用前景.提出的PaaS平台4A能力组件不但丰富了PaaS平台的能力,而且简化了应用开发.

摘要：由于无线信道的复杂特性,使得无线多跳自组网在实际应用中的可靠、可用性和实时性均难以得到有效保障.对此,提出了面向时延约束下最大化带宽利用率的集中式多跳自组网络协议参数设计策略.基于无线多跳网络集中式通信调度机制,在网络参数、业务参数、协议参数的基础上充分考虑信道参数带来的影响,建立端对端时延模型和带宽利用率模型.数值仿真结果表明,集中式调度机制更适用于节点规模较小的多跳自组网络.基于上述模型增加时延约束确定网络规模,以最大化控制时隙利用率为目标设计协议参数,使网络带宽利用率在满足时延约束的前提下最优.

摘要：该文通过对低密度校验(LDPC)码的编译码过程进行分析,提出了一种基于FPGA的LDPC码编译码器联合设计方法,该方法使编码器和译码器共用同一校验计算电路和复用相同的RAM存储块,有效减少了硬件资源的消耗量。该方法适合于采用校验矩阵进行编码和译码的情况,不仅适用于全并行的编译码器结构,同时也适用于目前广泛采用的部分并行结构,且能够使用和积、最小和等多种译码算法。采用该方法对两组不同的LDPC码进行部分并行结构的编译码器联合设计,在Xilinx XC4VLX80 FPGA上的实现结果表明,设计得到的编码器和译码器可并行工作,且仅占用略多于单个译码器的硬件资源,提出的设计方法能够在不降低吞吐量的同时有效减少系统对硬件资源的需求。

摘要：在分析和研究OSPF协议脆弱性的基础上,设计实现了一个通用的、多模式的OSPF协议脆弱性检测系统,包括了使用伪造实体路由器方法实现拒绝服务攻击模型和使用零拷贝技术实现中间人攻击模型,并采用SNMP和旁路监听相结合的方法实现了检测结果的实时监控。最后,在测试环境中对不同种类的路由设备进行了脆弱性验证,并对脆弱性的危害进行了定量的分析。

摘要：该文针对准循环双对角结构的低密度奇偶校验(LDPC)码,提出了一种基于FPGA的高吞吐量编码器实现方法。提出了一种快速流水线双向递归编码算法,能显著提高编码速度;同时设计了一种行间串行列间并行的处理结构计算中间变量,在提高编码并行度的同时可有效减少存储资源的占用量;设计还针对多帧并行编码的情况优化了存储结构,有效复用了数据存储单元和RAM地址发生器,进一步提高FPGA的资源利用率。对一组码长为2304的IEEE 802.16e标准LDPC码,在Xilinx XC4VLX40芯片上,该方法可实现时钟频率200 MHz,信息吞吐量达10 Gbps以上的编码器,且占用不超过15%的芯片逻辑资源和50%左右的RAM存储资源。

摘要：通过对宽带智能无线电台组网技术的深入研究,讨论了宽带智能无线电台组网的多种关键技术(如网络拓扑结构、协议体系结构、MAC协议研究及路由协议设计等),并使用NS2仿真软件对无线电台组网性能进行仿真,分析网络吞吐量、丢包率、时延等参数,实现了无线电台的有效组网。

摘要：针对传统日志模板挖掘时需要日志聚类数目作为先验信息的问题,提出了一种基于归一化特征判别的日志模板挖掘算法.首先,对日志数据进行压缩,以提高后续处理效率;其次,进行日志聚类过程,使用归一化的日志统计特征判断聚类是否满足要求,若满足,则聚类成功;若不满足,则采用二分搜索的方式调整日志聚类的数目,重新进行聚类;最后,从聚类结果中提取日志模板,设计了一种衡量模板挖掘效果的评价指标.在真实数据集上的实验结果表明,算法的模板挖掘匹配度优于基准方法,并且具有良好的泛化性能.

摘要：为解决胖树型片上网络的映射问题,针对该网络不同层路由器间链路长度不同的特点,提出一种低能耗映射优化模型,并设计一种基于捕食搜索策略的差分进化算法(PSDE)进行模型求解.该算法将捕食搜索策略与差分进化算法相结合,弥补了差分进化算法易陷入局部最优的不足,增强了捕食搜索策略的局部搜索能力.仿真实验结果表明,与遗传算法和模拟退火算法相比,PSDE可以缩短运行时间,并获得低能耗、高质量的优化映射结果.

摘要：针对IEEE 1588v2主时钟到从时钟的时延和从时钟到主时钟的时延不相等的问题,构建了一种三层BP神经网络模型,将基于时间戳的主从时钟偏差计算结果输入该网络模型,对时间偏差进行补偿。实验结果表明:该方法能够将非对称链路的时钟同步精度由100μs提升至50μs,同时消除过大的抖动,从而更好地校正传输时延。