摘要：在高效率视频编码(HEVC)的解码过程中,分像素插值和自适应环路滤波(ALF)是计算密集度最高的2个环节.针对传统的滤波器设计方法学在硬件资源优化方面存在的不足,提出一种HEVC分像素插值与ALF融合的滤波结构设计.通过分析传统滤波结构及其相应算法,利用改进的ALF结构处理分像素插值的垂直滤波运算,简化了分像素插值结构并降低了整体硬件开销.实验结果表明,该设计可满足HEVC标准HDTV 1080p(1920×1080@30fps)分辨率视频解码的实时性要求,同时其电路总面积在传统设计方案的基础上减少了28%.

摘要：处理器设计面临的重要挑战是如何在庞大的设计空间中高效地找到满足约束的设计结构,而预测模型方法是探索复杂设计空间的重要方法.为了提高预测模型的实用性,提出一种基于模型树的多核设计空间探索技术.首先对整个设计空间中部分设计结构进行采样模拟,然后通过模型树算法构建设计参数与处理器响应之间的预测模型,最后通过该模型预测出其他设计结构的响应以找到满足约束的最优设计.实验结果表明,与现有的基于支持向量机和人工神经网络的预测模型技术相比,针对性能预测,采用文中技术能够提高74.87%和38.87%的准确度;针对能耗预测,能够提高2.66%和16.82%的准确度.

摘要：同一个程序运行在不同微体系结构配置的处理器上时,不同处理器的软错误率通常会有非常大的差别。所以,为了设计高可靠处理器,对处理器微体系结构设计空间进行搜索,选择出高可靠的配置,是至关重要的。然而,目前的处理器软错误率预测方法忽视了执行程序的影响,导致微体系结构设计空间搜索仍然需要大量周期精确的模拟。因此,本文提出了基于同时考虑程序固有特征(与微体系结构无关的程序特征)和处理器微体系结构配置而构建的统一的软错误率预测模型的设计空间快速搜索方案。该方案对新程序或新处理器配置都不需要额外的周期精确的模拟就可以准确预测软错误率,从而极大地缩短了高可靠处理器微体系结构设计空间的搜索时间。对SPEC CPU2000基准测试程序的实验结果表明,与基于反应构建软错误率预测模型的方案相比较,该方案搜索高可靠处理器微体系结构设计空间所需的模拟时间减少了99.8%。

摘要：内存虚拟化是系统虚拟化中如何有效抽象、利用、隔离计算机物理内存的重要方法,决定着系统虚拟化的整体性能.传统的纯软件内存虚拟化方法会产生较大的资源开销并且兼容性差,而硬件辅助的内存虚拟化方法需要重新设计处理器硬件架构.基于MIPS架构处理器提出一种软硬件协同的内存虚拟化方法,在不增加硬件支持的情况下提高内存虚拟化性能.提出的多层虚拟地址空间模型不仅可以解决MIPS架构处理器存在的虚拟化缺陷,而且可以在已有的内存虚拟化方法上提高性能.在多层虚拟地址空间模型的基础上,提出基于地址空间标识码(address space identity,ASID)、动态划分的旁路转换缓冲(translation lookaside buffer,TLB)共享方法,降低了虚拟机切换的开销.最终,在MIPS架构的龙芯3号处理器上实现了系统虚拟机VIRT-LOONGSON.性能测试表明,提出的方法可以提高大多数测试程序的性能,达到二进制翻译执行性能的3~5倍,并在TLB模拟方法的基础上提高了5%~16%的性能.

摘要：针对动态二进制翻译(DBT)系统对地址转换过程进行一致性维护的基于锁操作的传统方法会在单线程和多线程执行中都造成严重的执行开销的问题,提出了优化一致性维护的机制,通过跟踪热点跳转,在命中率较高的热点跳转的地址转换过程中,避免使用锁操作,仅在检测到并发读写冲突时进行冗余的地址转换。为实现上述检测过程,提出了指令执行时序和地址转换数据的优化设计方法。在基于Godson-3处理器的X86模拟平台上,实验结果显示,优化机制极大地提高了二进制翻译的执行效率,在SPEC CPU2000/2006单线程测试中能够降低平均27.7%(1.8%到58.5%)的执行开销,在NPB多线程测试中能够降低平均18.4%(3.3%到64.6%)的执行开销。

摘要：通过分析计算机系统网络数据处理相关程序的访存行为、局部性特点和系统交互等问题,指出在高速网络环境下传统处理器网络子系统设计存在很大缺陷,并进一步提出一种基于软硬件协同设计的优化方案.该方案具体包括改进的直接缓存访问技术、关键程序的cache锁策略和相应系统互连结构及一致性协议等.实验表明,与传统方案相比,基于该方案的网络TCP传输带宽提高约48%,极限情况下UDP丢包率下降40%,传输延时降低超过10%.网络测试程序在与SPEC2000测试程序并发执行情况下,网络数据带宽提高约44%.此外还讨论了该优化方案与其他网络优化技术共同使用的基本原则和相应策略.

摘要：如何生成高质量的验证激励是功能验证中的核心问题之一.随着功能验证的不断进行,验证激励的有效性也随之降低.为了提高验证激励的质量,提出一种在线筛选技术来处理验证激励.该技术采用单分类支持向量机来在线地构建分类器,以对新生成的验证激励是否冗余进行预测,如果是冗余的,则不进入仿真阶段进行仿真.在此基础上,进一步提出指令序列核函数来衡量不同指令序列的相似程度.实验结果表明,与约束随机生成技术相比,文中技术可以减少约83%的验证激励及79%的验证时间.

摘要：为了解决使用现场可编程门阵列(FPGA)进行大规模片上多核处理器模拟的容量限制难题,提出了一种新颖的FPGA模拟方法。该方法通过混合真实的处理器核与伪造的处理器核,使用1个或2个FPGA即可模拟整个片上多核处理器,而且可以有效克服FPGA的容量限制问题,同时又不过多损害对多核处理器行为特征的有效模拟。用此方法实现了周期精确的全芯片模拟,并使用流片后的片上多核处理器芯片对此模拟方法进行了有效性验证。实验很容易地实现了50MHz以上的模拟速度,比基于相同设计的软件仿真快10万倍以上。模拟速度的大幅度提升,使得可以启动未经修改的Linux操作系统和运行完整的多用户SPEC CPU2006 train测试集。这种混合真实处理器核与伪造处理器核的模拟方法为片上多核处理器的功能验证和性能评估提供了一种简单高效的途径。

摘要：研究了虚拟机退出及恢复运行时的开销问题,提出了一种用于降低虚拟机切换时进行保存及恢复现场的开销的延迟存储方法。该方法的主要思想是利用修改虚拟机软件源代码的方式,通过判断虚拟机恢复运行时是否依然是上次退出时的同一个虚拟机,来减少需要保存和恢复的寄存器数量。这个方法不需要对硬件设计进行改动,可以支持多核操作系统和多个虚拟机同时运行的情况,因此具有广泛的适用性。在龙芯3A1500处理器平台上的试验结果显示,上述延迟存储方法与现有方法相比,可以降低虚拟机退出开销65%,虚拟机整体性能提升3%到10%。

摘要：研究了用于检验硅后芯片的硅后调试技术,考虑到现有的硅后调试技术缺乏实时监测芯片内部运行状态的能力,导致故障诊断的结果很不准确,提出一种基于扫描链的新的可编程片上调试系统。该系统充分利用芯片的片上传输总线,通过添加极少的硬件电路,使芯片能够实时监测自身的运行状态,并在满足程序设定的条件后,自动触发故障诊断模式。该系统充分利用芯片内建扫描链,通过控制扫描链实现对芯片内部状态精确配置和观测。此外,该系统通过片上时钟电路对调试时钟进行精确控制,保证各模式时钟切换的正确性,同时还支持实速测试,为时序分析和调试提供新途径。该系统已在最新一款龙芯高性能通用处理器芯片上得到成功应用。