摘要：设计了一款超宽带低噪声放大器(UWB LNA).采用Cascode-共基极电流复用结构,直流通路时能有效降低功耗,交流通路时增加了电路的增益,并且保持了Cascode结构高反向隔离性的优点.采用有源电感替代输出级的螺旋电感,减小了芯片面积,并且通过改变有源电感等效电感值的大小,实现UWB LNA增益的调节功能.基于Jazz 0.35μm SiGe BiCMOS工艺,利用射频/微波集成电路仿真工具ADS对该UWB LNA进行了验证.结果表明:在3.1~10.6GHz频段内,增益大于14.1dB,噪声系数小于4.0dB,输入与输出反射系数均小于-10dB,频率为7GHz时输入三阶交调点为-11dBm,功耗为19.75mW.

摘要：采用动态鉴频鉴相器、基于常数跨导轨到轨运算放大器的电荷泵、差分型环形压控振荡器,设计了一种低抖动的电荷泵锁相环。基于SMIC 0.18-μm CMOS工艺,利用Cadence软件完成了电路的设计与仿真。结果表明,动态的鉴频鉴相器,有效消除了死区。新型的电荷泵结构,在输出电压为0.5 V^1.5 V时将电流失配减小到了2%以下。压控振荡器在频率为1 MHz时输出的相位噪声为-94.87 d B在1 MHz,调谐范围为0.8 GHz^1.8 GHz。锁相环锁定后输出电压波动为2.45 m V,输出时钟的峰峰值抖动为12.5 ps。

摘要：针对传统电荷泵电荷共享引起的输出电压波动、充放电电流失配引起的电路杂波问题,设计了一种新型电荷泵。该电荷泵电路采用常数跨导轨到轨运算放大器,降低了电荷共享引起的输出电压波动;采用基于全差分放大器的负反馈结构,解决了充放电电流失配的问题。基于SMIC0.18μm CMOS工艺,利用Cadence软件完成了电路的设计与仿真。结果表明,在0.5~1.5V输出电压范围内,该电荷泵充放电电流失配小于2%;与传统电荷泵相比,该电荷泵输出电压的波动减小了1.5mV,并且采用该电荷泵的锁相环输出频谱噪声减小了10dB。

摘要：射频可变增益放大器大多基于CMOS工艺和砷化镓工艺,通过改变晶体管的偏置电压或建立衰减器增益控制结构实现增益可调.本文采用高性能的射频锗硅异质结双极晶体管,设计并制作了一款射频可变增益放大器.放大器的增益可控性通过改变负反馈支路中PIN二极管的正向偏压来实现.基于带有PIN二极管反馈的可变增益放大器的高频小信号等效电路,本文详细分析了增益可控机制,设计并制作完成了1.8GHz的可变增益放大器.测试结果表明在频率为1.8GHz时,控制电压从0.6V到3.0V的变化范围内,增益可调范围达到15d B;噪声系数低于5.5d B,最小噪声系数达到2.6d B.整个控制电压变化范围内输入输出匹配均保持良好,线性度也在可接受范围内.

摘要：为了分析了发射极条宽、条长、条数等横向结构参数对SiGe HBT小信号模型参数的影响,通过Jazz 0.35μm BiCMOS SiGe HBT的Y参量,得出了在不同横向结构参数下SiGe HBT的小信号模型参数.结果表明:增加发射极条宽、条长、条数时,小信号模型中的等效电阻值减小、等效电容增大、跨导也增大.在此基础上,分析了SiGe HBT横向结构参数对合成的有源电感特性的影响.在设计不同性能的有源电感时,所得结果对有源器件横向结构参数的选取有一定的指导意义.

摘要：针对传统电源网络设计对芯片会产生大量冗余的情况,提出一种采取模块限定布局确定优化范围,应用电源网络线宽优化释放绕线空间的非均匀阶梯型电源网络。与传统相比,此方法不但可以有效减小芯片面积与信号线总长度,而且对芯片功耗也具有优化作用。基于SMIC 0.18μm Eflash 1P4M工艺,采用Synopsys IC Compiler完成设计。芯片经流片验证,优化后版图面积减小8.69%,功耗降低4.04%。这种适用性广泛优化设计方法对电源网络设计具有一定参考价值。

摘要：针对超高频射频识别(UHF RFID)标签低功耗、低成本的要求,本文基于EPC Class-1 Generation-2/ISO18000-6C协议,提出一种采用多电源电压域、新型时钟树综合与局部时钟树构建的物理设计方法。该方法结合广泛应用的门控时钟技术,对芯片时钟网络进行优化设计。与传统方法相比,该方法大幅度减少时钟缓冲器插入数量,有效降低时钟网络功耗,减小芯片面积。最终验证结果表明,所设计的标签符合协议,芯片总面积为0.72mm2,其中数字逻辑面积0.15mm2,平均功耗为9.76μW,在TSMC 0.18μm的标准CMOS工艺下实现流片。

摘要：设计了一款应用于4G(TD-LTE)的可变增益低噪声放大器(VGLNA)。输入级采用共栅极跨导增强结构,实现了电路的输入阻抗匹配,并且加入共栅极噪声抵消电路,降低了电路的噪声系数;第2级采用改进型电流舵结构,实现了电路的增益大范围连续可变;输出级采用源跟随器,实现了良好的输出阻抗匹配。基于TSMC 0.18μm CMOS工艺,利用安捷伦射频集成电路设计工具ADS2009进行仿真验证。结果表明:在1.88~2.65GHz频段内,该LNA在2.7~39.3dB增益范围内连续可变,且输入端口反射系数S_(11)小于-10dB,输出端口反射系数S_(22)小于-20dB,最小噪声系数NF为2.6dB,最大3阶交调点IIP3达到2.7dBm。

摘要：设计了一种低功耗、宽频率调谐范围的伪差分环形压控振荡器（VCO）。电路设计分为振荡环路设计和电流源设计两部分。在振荡器的振荡环路部分,提出了一种新颖的降低功耗的方法,即通过动态地调节接入振荡环路的锁存器,减小驱动电流,降低功耗;在振荡器的控制电源部分,采用gain-boost结构,设计了一款理想的可控双电流源,实现了振荡器的宽频率调谐范围。基于SMIC 65 nm工艺,在1.8 V工作电压下,对振荡器进行了后仿验证。结果表明,在频率为900 MHz时,振荡器的功耗仅为3.564 m W;当控制电压在0.6~1.8 V变化时,振荡器的频率调谐范围可宽达0.495~1.499 GHz。

摘要：针对芯片测试功耗过高,严重影响芯片的良率的问题,提出了门控扫描时钟方法和门控组合逻辑方法相结合的测试方案来降低芯片测试功耗。采用该测试方案,使用Synopsys公司的DFT Compiler软件,完成了一款电力网载波通信芯片的可测性设计。结果表明,该测试方案在不降低响测试覆盖率和不增加测试时间的前提下,最终将测试功耗降低了37.3%。该测试方案能够快速有效地降低芯片测试功耗,具有广泛的应用价值。