摘要：提出了一种基于分层结构的内建自测试(BIST)设计方法—3DC-BIST(3D Circuit-BIST)。根据3D芯片的绑定前测试和绑定后测试阶段,针对3D芯片除底层外的各层电路结构,采用传统方法,设计用于绑定前测试的相应BIST结构;针对3D芯片底层电路结构与整体结构,通过向量调整技术,设计既能用于底层电路绑定前测试又能用于整体3D芯片绑定后测试的BIST结构。给出了一种针对3D芯片的BIST设计方法,与传统方法相比减少了面积开销。实验结果表明该结构在实现与传统3D BIST方法同样故障覆盖率的条件下,3D平面面积开销相比传统设计方法减少了6.41%。

摘要：提出了一种在功耗及测试并行性约束下三维片上系统(System on Chip,SoC)绑定中测试阶段并行测试的优化策略,通过最大限度地利用测试访问机制(Test Access Mechanism,TAM)资源,大大减少了测试时间,降低了测试成本。在3D SoC的测试过程中系统TAM资源十分有限,通过设计相应的测试外壳结构,对系统当前状态下空闲的TAM资源与待测芯核内部扫描链进行重新分配,使待调度的芯核提前进入测试阶段,减少了并行测试过程中的空闲时间块。在该结构基础上调整各芯核调度顺序,使测试过程满足各项约束条件。在ITC’02电路上的实验结果表明,在同样的功耗约束及测试并行性约束条件下,所提方法与现有方法相比更有效地降低了测试时间。

摘要：大规模高密度集成电路测试中存在测试数据量大、测试功耗高等问题.提出了一种先通过编码优化测试集,再使用线性反馈移位寄存器(linear feedback shift register,LFSR)重播种的内建自测试方案.该方案通过自动测试模式生成工具得到被测电路的确定测试集,再压缩为种子集存储在片上ROM中.压缩测试集的过程中,首先以降低测试功耗为目标,用少量确定位编码测试集中的部分测试立方,来增强解码后测试模式相邻位之间的一致性;然后以提高压缩率同时降低LFSR级数为目标,将测试立方编码为确定位含量更少的分段相容码(CBC),最后将以CBC编码的测试立方集压缩为LFSR种子集.实验证明所提出的方案在不影响故障覆盖率的前提下大量降低了测试功耗,并且具有更高的测试数据压缩率.

摘要：为了减少测试数据的存储需求并降低测试应用时间,提出一种以折叠计算为理论的多扫描链BIST方案.首先利用输入精简技术在水平方向上压缩测试集,确定相容扫描链,在测试过程中对相容扫描链中的数据进行广播;然后利用折叠计算理论对测试集进行垂直方向上的压缩,使得同一折叠种子生成的相邻测试向量仅有1位不同,且在测试过程中测试向量并行移入多扫描链.在ISCAS标准电路上的实验结果表明,该方案的平均测试数据压缩率为95.07%,平均测试应用时间为之前方案的13.35%.

摘要：片上网络作为片上系统的互联机制,解决了多核芯片扩展性、时钟同步等方面的问题。高性能片上路由器作为片上网络的核心结构,已经成为一个重要的研究课题。提出了一种基于随机路由的高性能片上路由器的设计结构,实现了虚通道技术、随机路由算法、信元反馈机制。使用Verilog完成设计,通过Modelsim软件仿真后可以证明,该路由器能够正常运行,并满足功能和时序要求,同时,使用该片上路由器的片上网络的吞吐量和平均延迟性能较好。

摘要：65nm及以下工艺,负偏置温度不稳定性(NBTI)是限制电路生命周期,导致电路老化甚至失效的最主要因素。本文提出了基于NBTI的时序分析框架,在确定电路中老化敏感的潜在关键路径集合的基础上,通过考虑路径相关性确定老化敏感的关键门。本方法简单易行,在65nm工艺下对ISCAS基准电路的实验结果表明:在保障电路经10年NBTI效应仍满足相同的时序要求的前提下,本方法较同类方法能更加准确得定位关键门,且关键门的数量较少,从而可减少抗老化设计的成本。

摘要：45 nm工艺下,负偏置温度不稳定性(negative bias temperature instability,NBTI)效应是限制电路的性能的首要因素。为了缓解NBTI效应引起的电路老化,提出了1个基于门替换方法的设计流程框架和门替换算法。首先利用已有的电路老化分析框架来预测集成电路在其服务生命期内的最大老化,然后以门的权值作为指标来识别关键门,最后采用门替换算法对电路中的部分门进行替换。基于ISCAS85基准电路和45 nm晶体管工艺的试验结果表明,相对于已有的方法,采用文中的门替换方法,使得NBTI效应引起的电路老化程度平均被缓解了9.11%,有效地解决了控制输入向量(input vector control,IVC)方法不适用于大电路问题。

摘要：过硅通孔技术,提供了高密度、低延时和低功耗的垂直互连,芯片在三维方向堆叠的密度大、互连线短,从而使三维堆叠芯片成为可能。文章介绍了基于TSVs的三维堆叠芯片新的测试流程、TSVs绑定前测试的挑战和TSVs绑定后的可靠性与测试挑战,包括KGD与KGD晶圆级测试和老化、DFT技术、绑定前可测性、测试经济性、TSVs绑定后的可靠性和测试问题,以及三维集成独有的问题,并介绍了这一领域的早期研究成果。

摘要：三维堆叠集成电路(3D-SIC)主要采用过硅通孔(through silicon via,TSV)技术来实现电路在垂直方向上的互连,但TSV在制造过程或绑定后阶段都有可能出现失效,导致整个芯片无法正常工作。针对通过TSV绑定后的3D芯片,利用信号在导体中传输的不可逆性,在测试信号发送端施加两次不同测试激励,在其他层的测试信号接收端增加反弹模块,再利用触发器和多路选择器将两次反馈结果进行比较,实现针对TSV的测试。实验结果表明,180nm CMOS工艺下,与同类方法比较,提出的测试结构面积和测试平均功耗分别减少59.8%和18.4%,仅仅需要12个测试时钟周期。有效地证明了结构具有面积和时间开销较小,功耗较低的特性。