摘要：噪声消除技术是设计低噪声放大器(LNA)时常用的技术之一,而如何解决LNA噪声与功耗的矛盾始终是设计的难点。文章提出一种新型噪声消除结构,通过主辅支路之间添加反馈回路的方式,在不增加功耗的情况下,实现了消除主辅支路噪声的目的。基于180 nm CMOS工艺,设计了一款应用该噪声消除结构的宽带低噪声放大器。仿真结果显示,该LNA的带宽为0.40~2.36 GHz,S_(11)与S_(22)均小于-10 dB,S12小于-30 dB,最大S_(21)为14.5 dB,噪声系数为2.20~2.34 dB,功耗仅为9 mW。

摘要：针对超宽带无线通信的应用,提出了一种新颖的具有两块非对称接地面结构的紧凑型超宽带(Ultra-Wideband,UWB)天线.本设计采用半椭圆辐射单元和两块非对称接地平面结构,以获得较宽的工作频率和较小的几何尺寸.对影响天线性能的主要几何参数进行了研究和优化并对所设计天线进行了加工制作与测量.测试结果表明:反射系数S11小于-10dB时,所设计天线的工作频率覆盖3~12GHz的范围,满足标准UWB带宽(3.1~10.6GHz)的要求,且平均增益达到4.5dBi天线具有较小的几何尺寸,仅为14mm×18mm=252mm2.

摘要：采用0．13μmCMOS工艺设计了一种应用于CMMB的可变增益的低噪声放大器（10wnoiseamplifier，I，NA）．LNA工作于2．63542．66GHz，采用低增益和高增益两种控制模式，其中高增益为主要工作模式．设计使用cadence软件进行前仿真和后仿真，随后对其进行了流片和封装测试．测试结果显示，在高增益时，sz。为9．25～9．42dB，NF为1．99～2．26dB，IIP3为1．25dB．使用1-2V电源供电，直流功耗为7．38mw．低增益时S2l为一5．85dB至0—5．70dB，NF为7．90dB至08．99dB，IIP3为14．19dB．

摘要：数字存储器可以完成数据采集、数据存储等功能,具有很广泛的应用前景。论述了以Altera高性能FPGA-EPC3C40F484I7为核心处理器的高速信号数字存储系统的硬件设计原理以及基于FPGA的数字存储系统硬件设计实现技术。详细阐述了系统架构以及各功能模块,给出了各模块硬件外围接口的连接图,重点分析了DDR2接口电路设计中的几个关键问题,并结合实际设计中遇到的问题给出了解决方法。该数字存储系统可以用于高速宽频信号的存储等方面。

摘要：设计了一款工作在1.8V电源电压下、功耗仅为1.8mW、精度为16bit,优化系数(FOM)达170的音频sigma-delta调制器.其过采样率为128,采用3阶噪声整形.为了降低功耗,采用前馈结构以及单比特量化.通过采用PMOS管实现局部反馈,有效提升了调制器性能.调制器采用SMIC 0.18μm工艺实现,通过对系统结构和运算放大器、比较器等电路子模块的分析,完成整体电路和版图设计.在SS工艺角下,仿真表明本文设计的调制器性能良好,在20kHz的带宽内可达到100.8dB的信噪比(SNR),折合有效位16bits精度要求.

摘要：基于SMIC 0.18μm 1P6M标准CMOS工艺,设计并实现了一种低成本、高效率的超高频整流电路.该设计采用直流偏置电路和驱动电路对整流管的阈值电压进行补偿,消除了标准CMOS工艺阈值电压对整流电路效率的不利影响.在版图后仿真下,当输入915MHz,340mV的射频信号时,整流电路的输出电压为2.646V,启动时间为60μs,总体效率高达43.8%,整个电路版图面积为910μm×600μm.

摘要：设计了一种基于SMIC 0.18μm RF 1P6MCMOS工艺的高性能全差分环形压控振荡器(ring-VCO),采用双环连接方式,并运用交叉耦合正反馈来提高性能。在1.8V电源电压下对电路进行仿真,结果表明:1)中心频率为500MHz的环形VCO频率调谐范围为341～658MHz,增益最大值Kvco为-278.8MHz/V,谐振在500MHz下VCO的相位噪声为-104dBc/Hz@1MHz,功耗为22mW;2)中心频率为2.5GHz的环形VCO频率调谐范围为2.27～2.79GHz,增益最大值Kvco为-514.6MHz/V,谐振在2.5GHz下VCO的相位噪声为-98dBc/Hz@1MHz,功耗为32mW。该VCO适用于低压电路、高精度锁相环等。

摘要：采用0.18μm RF CMOS工艺,设计了一个5GHz的宽带电感电容压控振荡器。该压控振荡器的电路结构选用互补交叉耦合型,采用噪声滤波技术降低相位噪声,并采用开关电容阵列扩展其调谐范围。后仿真结果表明,实现了4.44～5.44GHz的宽调谐。振荡器的电源电压为1.8V,工作电流为2.78mA,版图面积为0.37mm2。

摘要：设计了一种具有分段式动态元件匹配(DEM)的高分辨率、低功耗噪声整形SAR ADC。该电路实现了具有无源增益的二阶噪声整形滤波器,从而增强了噪声整形能力。此外,提出了一种分段式动态元件匹配电路来解决由DAC电容失配引起的谐波失真问题,以进一步提高ADC的信噪失真比(SNDR)。仿真结果表明,在4 MS/s的采样速率和40倍过采样率(OSR)的情况下,所设计的噪声整形SAR ADC的信噪失真比达到91.1 dB。当电源电压为1.8 V时,该ADC的功耗仅为231μW,并实现了174.5 dB Schreier优值(FOM)。

摘要：提出一种适合心电信号(ECG)检测的OTA-C滤波器。为了达到低功耗、低截止频率、高直流增益、高阻带衰减、低谐波失真的目的,滤波器采用五阶巴特沃斯全差分低通滤波结构和高增益的两级单端输出OTA,其中OTA电路采用亚阈值区驱动、电流分流和源极负反馈等技术。采用SMIC 0.18-μm 1P6M CMOS工艺进行电路、版图设计及优化。仿真结果表明,滤波器在静态功耗为17.6μW,截止频率为240 Hz,直流增益为-6 d B,阻带衰减大于72 d B每五倍频,三次谐波失真小于-62 d B在400 m V时,适合应用于心电信号检测模拟前端。