摘要：该文提出了一种针对多个难达目标状态的激励生成方法,该方法基于抽象引导的半形式化方法框架.采用一个评估函数对候选状态进行评价,该评估函数综合考虑了从一个状态到不同目标状态的全局抽象距离信息,评价出从各个状态到达某个目标状态或者同时到达多个目标状态的潜能,并以此指导模拟过程直到最终搜索到一条能同时覆盖多个目标状态的状态序列.此外,该文采用了基于路径约束求解的激励生成方式,这种方式结合了具体模拟和符号模拟技术,符号模拟沿着具体执行路径提取分支条件构成路径约束,通过约束条件的翻转与求解能够有效地产生输入向量,以一种较均衡的模式遍历设计的状态空间,帮助验证快速覆盖到目标.实验结果表明,该文方法能够有效地同时验证设计中的多个目标状态.

摘要：针对已有的测试向量选择方法采用串行程序实现，难以应对测试程序时间及测试数据量迅速增加的问题，提出一种基于GPU的测试向量选择方法，用于高效地从大测试向量集（n倍检测的测试向量集或随机的测试向量集）中选择出较高测试质量的测试向量．在考虑受限的测试时间／成本的条件下，采用GPU编程将测试向量选择过程并行化，以最大化1～n倍检测覆盖率为目的，将测试向量按照故障检测能力从大到小排序，从而在实际芯片测试时能够尽快淘汰故障芯片，减少测试时间．实验结果表明，与国际上考虑”倍检测的测试选择工作相比，该方法获得了21．9倍加速；与商业工具产生的同样大小的测试集相比，该方法得到的测试集具有更好的1～n倍检测覆盖率（平均提升3．2％～8．3％），同时也能获得更加陡峭的故障覆盖率曲线．

摘要：相变存储器(PCM)作为一种新型的非易失性存储器有望替代DRAM.针对PCM在视频应用中的使用,考虑到图像中亮度数据比色度数据更为重要,为了减少PCM的写操作能耗,延长写寿命,提出一种双阈值的近似写方法.首先分别为亮度数据和色度数据设置一个阈值寄存器,在对PCM进行写操作时根据不同的数据选择不同的阈值;然后将阈值和新旧数据之间的绝对差值进行比较,当绝对差值小于或等于阈值时禁止PCM的写操作,否则只对PCM有变化的数据位进行更新.实验结果表明,该方法能够以较低的硬件开销有效地减少PCM的写操作,且可以灵活地在写操作减少量和视频质量之间进行权衡.

摘要：面向存在永久性链接故障的非规则三维片上网络,提出一种低成本自适应可靠路由方法.首先根据非规则三维片上网络的拓扑结构,优先选择一条汉密尔顿路径进行容错路由,在没有汉密尔顿路径的情况下,则执行生成树容错路由算法绕过故障链接;然后将基于动态规划的端口选择机制拓展到三维空间,结合前述路由算法来避开网络冲突区域,完成将数据包由源路由器节点传输至目的路由器节点的路由过程.实验结果表明,与之前的AFRA方法和基于生成树的可靠路由方法相比,该方法具有较高的通信性能和可靠性,同时所需的网络开销较低.

摘要：针对电路设计流程中静态定时问题,介绍了基于时间窗口和跳变图的考虑串扰的静态定时分析方法。通过判断受害线和侵略线的时间窗或跳变图是否有交叠,筛选出可能产生串扰效应的耦合线对;结合串扰延迟计算公式,将串扰引起额外时延加入通路时延中,从而使静态定时分析的结果更准确,并将该方法集成到一款商业EDA工具中。实验结果表明,该方法能更准确的表示最坏情况下的通路时延,相比于时间窗口的方法,跳变图增加了少许时间和空间开销,却能够多删除约24%的虚假耦合线对。

摘要：随着集成电路设计的复杂度越来越高,功能验证成为设计流程中的瓶颈。而通用处理器是集成电路中功能最为复杂的设计之一,对其功能验证提出更高要求。为此,给出一种约束随机指令生成方法,对ARMv8处理器进行模拟验证。从指令集中提取指令模板,用指令模板生成合法的ARMv8指令,通过调整约束支持各种功能场景的验证。基于结果自动比对的验证环境,对处理器进行充分验证,发现58处设计错误,可用在后续的FPGA硬件仿真中。验证结果表明,该方法可得到90%的结构覆盖率。

摘要：片上网络(networks-on-chip,NoC)是3维集成电路的主要通信技术之一.其中,路由器是3维片上网络的重要组成部件.现有的面向3维片上网络中路由器的容错技术,通常采取路由器整体冗余技术或者直接舍弃失效路由器的方法,这导致网络资源损失较为严重.提出一种面向3维片上网络的轻量级细粒度容错机制,充分利用故障路由器中仍能正常运行的有效资源,保障系统通信.提出的容错机制包括一种高可靠性路由器微体系结构设计和一种与之匹配的容错路由机制.通过实验对比和分析,相比较于已有的3维片上网络容错机制,提出的细粒度容错机制具备较高的通信性能和可靠性,同时面积和功耗开销较小.

摘要：随着集成电路工艺的发展,系统芯片(SoC)集成已成为超大规模集成电路的主流设计方法.SoC设计具有强调自顶向下设计、突出设计重用性、重视低功耗的特点,给集成电路的可测试性设计带来了严峻的挑战.本文针对一款用于多媒体处理的异构多核系统芯片DPU-m,提出了一套完整的可测试性设计方案,支持3种工作模式:功能模式、存储器内建自测试模式以及扫描测试模式,并进行了设计实现和评估.针对逻辑电路的可测试性设计,采用自顶向下的模块化设计思想,提出并实现了一种分布式与多路选择器相结合的测试访问机制,实验结果表明,DPU-m逻辑电路单固定型故障的测试覆盖率为98.58%,满足设计方要求;针对实速时延测试的需求,设计并实现了基于片上时钟生成器的时钟控制单元,可在片上支持不同时钟域、6种时钟频率的实速时延测试;针对存储器电路的自测试,设计并实现了串并行结合的存储器内建自测试结构,在最大测试功耗的约束下有效地减少了测试时间;进一步设计了顶层测试结果输出电路,满足了设计方要求的诊断分辨率,若以100 MHz的频率进行测试,测试时间为14 ms.

摘要：先进集成电路工艺下,时延测试是数字电路测试的一项重要内容。各种时延偏差来源如小时延缺陷、工艺偏差、串扰、电源噪声、老化效应等,影响着电路的额定时钟频率,是时延测试中需要考虑的因素。文章在介绍电路时延偏差问题的各种来源的基础上,给出了针对不同的时延偏差问题所涉及的分析、建模、测试生成与电路设计等关键技术。进一步介绍了中国科学院计算技术研究所近年来在考虑时延偏差的数字电路时延测试方面所做的研究工作,包括:考虑串扰/电源噪声的时延测试、基于统计定时分析的测试通路选择、片上时延测量、超速测试、测试优化、在线时序检测等方面。文章最后对数字电路时延测试技术的发展趋势进行了总结。